系统级芯片（SoC）通过减小特征尺寸，将具有不同功能的集成电路（如中央处理器（CPU）、图形处理器（GPU）、内存等）集成到单个芯片中，用于系统或子系统。然而，减小特征尺寸以制造SoC变得越来越困难和昂贵。芯片设计与异构集成封装为SoC提供了替代方案。
至少有五种不同的芯片设计与异构集成封装方式，分别是：（1）芯片分区异构集成（受成本和技术优化驱动）；（2）芯片分割异构集成（受成本和半导体制造产量驱动）；（3）多系统与薄膜层直接在层压封装基板上的异构集成；（4）多系统与无TSV（硅通孔）中介层的异构集成（2.3D IC集成）；（5）多系统与TSV中介层的异构集成（2.5D和3D IC集成）。
在芯片分区异构集成中，如下图所示，SoC的逻辑和输入/输出功能被分区为逻辑和输入/输出芯片模块。这些芯片模块可以通过前端CoW（chip-on-wafer）或WoW（wafer-on-wafer）方法堆叠（集成），然后通过异构集成技术在单个封装基板上进行组装（集成）。需要强调的是，前端芯片模块的集成可以产生更小的封装面积和更好的电气性能，但这是可选的。例如，AMD的EPYC于2019年出货，英特尔的Lakefield于2020年出货。
在芯片分割异构集成中，如下图所示，SoC（如逻辑部分）被分割为更小的芯片模块（如逻辑1、逻辑2和逻辑3）。这些芯片模块可以通过前端CoW或WoW方法堆叠（集成），然后通过异构集成技术在单个封装基板上进行组装。同样，芯片模块的前端集成是可选的。例如，Xilinx的FPGA于2013年出货，AMD的EPYC于2019年出货，英特尔的Lakefield于2020年出货。
在多系统与薄膜层直接在层压封装基板上的异构集成（2.1D IC集成）中，如下图（c）所示，SoC（如CPU、逻辑和高带宽存储器）由带有薄膜层的层压封装基板支持。这受性能和外形尺寸驱动，用于高密度和高性能应用。然而，由于层压封装基板的平整度，薄膜层的产量损失非常高，因此目前尚未大规模生产。
在多系统与无TSV中介层的异构集成中，如上图（d）所示，SoC（如CPU、逻辑和高带宽存储器）由细金属线/间距RDL基板（有机中介层）支持，然后位于层压封装基板上（2.3D IC集成）。这受性能和外形尺寸驱动，用于高密度和高性能应用。该技术目前小规模生产，并将从2.5D IC集成中抢占部分市场份额。
在多系统与TSV中介层的异构集成（2.5D/3D IC集成）中，如上图（e）所示，SoC（如CPU、逻辑和高带宽存储器）由被动（2.5D）或有源（3D）TSV中介层支持，然后位于层压封装基板上。这受性能和外形尺寸驱动，用于极高密度和高性能应用。自2013年以来，Xilinx、AMD、英特尔、NVidia、富士通、Graphcore等公司已出货采用该技术的产品。未来，该技术将更多地用于极高性能、高密度和高带宽产品。
SoC的芯片微缩将继续存在。芯片设计与异构集成封装为SoC提供了替代方案，特别是对于大多数公司无法负担的先进节点（更小的特征尺寸）。此外，芯片设计与异构集成封装可能会降低产品的半导体制造成本。
英文原文：
https://www.3dincites.com/2022/09/chiplet-designs-and-heterogeneous-integration-packaging
文章来源于志芯，作者JackXu
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