AI自主设计芯片Redwood问世：两周完成端到端开发，能效比超越英伟达Jetson

【科技纵览】当人工智能不再仅仅是运行在硅片上的软件，而是反过来成为硅片的设计者时，半导体行业的底层逻辑正在发生剧烈震荡。日前，由Ebrahim Hussain和Aaditya Subedi领衔的Architect Labs实验室宣布了一项突破性进展：其研发的人工智能系统仅依据两位人类架构师提供的技术规范，便在不到两周的时间内，自主生成并全面验证了一款名为Redwood的端到端AI加速器。这款芯片不仅完成了从RTL代码到固件、定制内核的全栈设计，更已在FPGA平台上成功运行包括Llama和Qwen在内的数十亿参数大模型，标志着“无设计半导体”时代的可能开启。

Redwood的出现并非仅仅停留在概念验证阶段，其性能数据颇具说服力。基于三星8nm工艺节点的预测显示，相较于同工艺下的NVIDIA Jetson Orin Nano，Redwood的吞吐量提升了1.75倍，功耗却降低了1.9倍，这意味着在相同AI工作负载下，其每瓦性能实现了3.4倍的飞跃。值得注意的是，这些结论并非源于纯仿真模拟，而是基于AMD Versal FPGA平台的真实硬件测量数据推导得出。这种软硬件协同设计的范式转变，彻底打破了传统芯片开发中长达数年、耗资数亿美元的周期限制，将迭代速度从季度级压缩至天级。

回顾半导体发展史，英特尔前工程高级副总裁Sunil Shenoy感慨道，四十年前芯片设计仅需寥寥数人，而今复杂度呈指数级增长，导致先进制程研发日益集中于少数巨头手中。Architect Labs的方法论则试图逆转这一趋势。通过构建一个涵盖知识底座搭建、多模型适配及全域分发的全生态优化体系，该系统实现了从架构定义到物理部署的并行化处理。任何对高级规范的修改，都能在48小时内触发硬件的重新生成、验证与部署，这种敏捷性在传统EDA流程中是不可想象的。

深入剖析Redwood的架构细节，可以发现其专为物理AI应用（如机器人、无人机）打造的独特优势。该加速器采用可扩展的矩阵与向量计算引擎网格，通过专用片上网络连接，无需依赖主机处理器即可独立完成注意力机制、键值缓存等完整推理流程。每个Tile单元分为前端控制与后端计算两部分，前端负责低功耗指令调度，后端则专注于高带宽数据处理。这种解耦设计使得核心控制单元保持极简，从而大幅降低面积与功耗开销，同时通过消息机制实现跨Tile的任务协调与流量控制，避免了复杂仲裁带来的延迟。

在编程模型层面，Redwood展现了极高的灵活性。全局控制核心（MCU）执行调度程序，而各个Tile运行特定内核，两者通过ITCM和DTCM进行高效交互。这种设计允许系统在运行时动态加载不同的模型组件，最大限度地减少内存交换开销。评估数据显示，Redwood Nano配置在250MHz频率下，能够以平均每秒12.1个Token的速度运行Qwen3-0.6B模型。尽管受限于FPGA时序，其峰值性能尚未完全释放，但基于ASIC工艺的预测表明，一旦流片量产，其解码速度有望达到每秒49个Token，且总功耗控制在1.335瓦左右。

更为深远的影响在于“递归式自我改进”闭环的形成。Architect Labs将部署在Redwood上的AI模型作为API端点，用于发现加速器自身的时序优化与内核缺陷，且推理成本几乎为零。这不仅是AI设计硬件的首次尝试，更是AI利用自身算力优化承载它的硅基载体的早期演示。Kindred Ventures创始人Steve Jang指出，这一突破降低了定制芯片的门槛，使得前沿实验室甚至云运营商都能以软件开发的速度获得专属硬件支持，无需组建庞大的工程团队或等待漫长的流片周期。

然而，挑战依然存在。当前IC/ASIC项目的首芯片流片成功率仅为14%，近二十年来的最低水平，反映出任务级生产力提升与整体项目结果之间的巨大落差。Architect Labs通过引入自主研发的形式化验证引擎，结合商用EDA工具与硬件在环验证，确保了每个模块超过95%的代码和功能覆盖率，且在首批RTL代码部署中实现了零缺陷。这种严谨性为后续扩展到更复杂的SoC设计奠定了基础，但也提示我们，随着设计空间探索范围的扩大，对计算资源的需求将取代人类洞察力成为新的瓶颈。

从行业视角来看，Redwood的成功预示着一种新的产业分工模式：拥有密集型工作负载的软件公司可以直接参与芯片的共同设计，而无需退而求其次使用通用解决方案。正如台积电三十年前催生无晶圆厂半导体产业一样，Architect Labs正试图引领“无设计半导体”浪潮。每一项重要的AI工作负载都值得拥有专属的定制芯片，这一愿景若得以实现，将极大加速具身智能、边缘计算等领域的智能化转型，使硬件真正成为AI进化的“云端运动神经”，而非制约其发展的瓶颈。