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三大先进芯片厂商达成共识：6英寸掩模版将向适配High NA EUV的12英寸掩模版过渡。
9月8日，ASML与英特尔（Intel Foundry）、台积电、三星电子发布联合声明，三大先进芯片厂商达成共识：半导体行业沿用数十年的6英寸掩模版，将向适配高数值孔径极紫外光刻（High NA EUV）的12英寸掩模版过渡。三家之中仅有台积电给出了落地时间表。
台积电与ASML表示，双方已于9月7日发起一项全行业倡议，目标是2031年建成12英寸掩模版试验线，2033年搭载12英寸掩模版的High NA设备投入先进工艺量产。三星表示将加入该倡议。英特尔称，其已经推动大尺寸掩模版项目超过三年，合作对象涵盖ASML、掩模版厂商、自动化设备供应商、EDA合作方以及材料供应商。ASML对此说法予以认可，CEO Christophe Fouquet提到，英特尔 “长期支持6×12英寸掩模版的技术演进”。
更大尺寸的掩模版有望提升晶圆厂产能、降低芯片制造成本，同时解决High NA因曝光视场缩小带来的拼接限制。芯片厂商可以充分发挥设备的经济价值，而不是受限于视场尺寸做妥协设计。
三家企业，三套完全不同的时间规划
三家企业所处的技术推进阶段差异显著。
英特尔是唯一已经实现量产运行High NA的厂商。该公司表示，截至目前，在设备认证、研发以及基于Intel 18A工艺、代号Panther Lake的Intel Core Ultra Series 3处理器部分工艺层的量产中，已有超过100万片晶圆完成High NA工艺加工。套刻精度、设备吞吐量与设备可用率均达到预期。英特尔称，经High NA曝光的工艺层性能，不弱甚至优于ASML 0.33 NA NXE平台加工的同类工艺层。英特尔现阶段的观点是，客户无需等待新型掩模版：High NA可以继续使用现有6英寸掩模版，要么在掩模版内完成版图规划，要么借助英特尔的拼接技术与工艺设计套件实现加工。英特尔并未公布采用12英寸掩模版的目标时间。
台积电给出了时间表，但尚未披露当前High NA的实际使用情况。按照其规划，2030年起将在先进节点大规模制造中启用High NA，初期依旧使用6英寸掩模版；按照台积电路线图，时隔三年之后，12英寸掩模版才会进入量产。台积电预计，随着工艺节点迭代，需要High NA加工的工艺层数量会持续增加，主要驱动力来自AI设备对愈发复杂晶体管架构的需求。在三家的公开文稿里，只有台积电明确将High NA工艺层需求增长和AI器件复杂度挂钩。
三星给出的High NA最早导入时间，也是唯一规划用于内存场景的厂商。三星计划2028年将High NA引入DRAM大规模生产，称这将是行业首次。三星认为更高的分辨率可以通过简化工艺，延续DRAM的微缩路线。该时间比台积电逻辑芯片的规划提早两年。三星没有给出12英寸掩模版的目标时间，也没有在其代工逻辑工艺路线图中提及High NA。
各家企业的表态
Fouquet在台积电相关公告中表示：“我们预计High NA EUV会跟随器件微缩路线逐步落地，初期使用现有6英寸掩模版，后续再由12英寸掩模版提供进一步支撑。”
台积电董事长兼CEO魏哲家表示，这次工艺转型不是单家企业的事情：“集合全产业链的技术积累，我们希望通过持续创新，降低技术门槛，让先进方案能够大规模落地，持续释放前沿技术价值。”
三星副董事长兼CEO Young Hyun Jun将该技术升级和AI需求绑定，称公司将 “依靠突破性技术与稳固的合作伙伴关系”，维持在内存与代工领域的领先地位。
英特尔高级副总裁、英特尔联合总经理Naga Chandrasekaran，将重点放在当下可用的方案：“英特尔现阶段聚焦基于6英寸掩模版实现High NA落地，无论是否使用拼接技术，同时推进向6×12英寸掩模版的过渡。”
产业生态尚未完全敲定
尚存的变量在于上游供应链。掩模版规格改动会波及掩膜基板供应商、掩模版写版设备、检测修复设备厂商、 pellicle（保护膜）厂商以及光刻机的掩膜台。数十年来整个生态体系都以6英寸掩模版为标准，而按照目前唯一公开的时间线，12英寸掩模版直到2033年才会产生量产需求，产业链需要为此投入设备资本。台积电与ASML表示，多家主要生态合作伙伴与供应商表达了兴趣，但没有列出具体企业名称。三家的公告均未披露治理机制、参与成员以及投资承诺。
