先进封装，基板厂走向台前

据韩国半导体媒体TheElec报道，三星电机（SEM）正与高通合作开发面向AI芯片的2.1D异构集成先进封装方案，双方针对该技术平台已经开展超过一年的研发与可靠性认证工作。

这套2.1D封装方案的核心创新点，是采用嵌入式有机桥片。技术架构思路和英特尔EMIB嵌入式多芯片互连桥接技术相近，但摒弃EMIB方案内的硅桥，改用PCB领域常用的有机材料制作桥接结构。有机桥片本质是集成5至7层RDL重布线线路的微型基板，目标实现1.5~2微米线宽线距、4~5微米通孔尺寸，可实现500至1000根每毫米的线路图案密度，在芯粒之间搭建高速互联通道。

有机桥成为了先进封装这盘棋里新落下的一子。要看清它的位置，得先回到问题本身：先进封装到底在解决什么，台前站着哪些厂商。

先进封装要解决的事情，通俗讲是这样：AI芯片越做越大，单颗die受光罩尺寸限制做不了更大，厂商只能把一颗大芯片拆成多个“小芯片”（die），再把它们封装到一起。

问题是，小芯片之间要用极高密度的线路连接，才能跑出足够的带宽，而连接做得越密，成本和工艺难度就越高。谁能用更便宜的方式把die连好，谁就拿到AI芯片下一阶段的入场券。

目前跑在台前的有以下几种路线。

台积电的封装版图以CoWoS为核心，衍生出CoWoS-S（硅中介层）、CoWoS-R（RDL中介层）、CoWoS-L（混合方案）等型号，底层逻辑是在芯片底下垫中介层，通过TSV（硅通孔）实现全局高密度互连。

CoWoS-S用一整块硅中介层，通过TSV（硅通孔）把GPU和HBM连在一起，是性能上限最高的方案，英伟达从H100到H200的加速器都走这条路。

CoWoS-R改用有机RDL中介层，成本低于硅方案，用于对带宽要求略低的产品，英伟达的Vera CPU用的就是它。

CoWoS-L是两者的混合：在有机RDL中介层上嵌入局部硅互连（LSI）小块，既能支撑超大封装面积，又保留硅的高密度互连能力，英伟达Blackwell到Rubin的旗舰加速器都绑定这条工艺。

三个型号共同的技术核心，是“在芯片底下垫中介层、用TSV做全局互连”的2.5D架构——中介层越大，能放的die越多，但材料和良率成本也随面积飙升。这是CoWoS在性能与成本之间绕不开的矛盾，也是其他路线切入的缝隙。

CoWoS之外，台积电还有SoIC，属于3D堆叠路线：用混合键合把die垂直叠起来，中间不经过凸块和中介层，die间互连密度比2.5D更高。

8月份台积电副总经理何军表示，5.5倍光罩尺寸CoWoS已进入量产，在多家AI客户产品上的良率稳定超过98%，部分甚至达99%；台积电也将维持每年推出新技术的节奏，预计2029年把CoWoS扩大至14倍光罩尺寸。

据媒体报道，台积电先进封装CoWoS产能供不应求，订单爆满已排满至2027年，部分客户甚至需要等待一年以上才能拿到订单。传先进封装后段部分订单外溢到英特尔旗下马来西亚厂，以部分产能合作支持，服务共同大客户，打破过往生态系惯例。

在台积电供应瓶颈持续的情况下，英特尔的新技术作为替代方案正受到关注。

英特尔的EMIB走的是另一条路：不铺整块中介层，只在die需要高密度连接的位置嵌入一小块硅桥，哪里需要桥就放哪里。这套思路，用局部桥替代整块中介层，省掉大面积硅中介层的材料与良率成本，也绕开了CoWoS在大面积上的物理约束。

但EMIB有个短板：桥只负责信号互连，芯片做大之后供电成了问题。die面积超过光罩尺寸数倍时，电源要绕很远的路径供给die，压降和功耗损失会吃掉性能优势。

针对这个问题，英特尔推出了EMIB-T——在桥中加入TSV（硅通孔），让电源从封装底部垂直穿过桥直接供给die，供电路径大幅缩短。这项技术于2026年在IEEE ECTC大会上正式亮相：测试载具在超过120×120毫米的封装里装下了9倍以上光罩面积的芯片，die间互连凸块间距缩到25微米。

按英特尔官方平台简报的路线图，EMIB-T计划2026年做到8倍以上光罩，2028年超过12倍，封装尺寸大于120×180毫米，可容纳24颗以上HBM。

据报道，英特尔EMIB-T先进封装技术已突破90%良率，预计明年开始量产，成本仅为台积电CoWoS的一半。

据悉，联发科在近期财报电话会议上正式宣布，计划同时采用CoWoS和EMIB-T技术，大规模开发人工智能专用集成电路（ASIC）；博通和Meta也在考虑从CoWoS过渡到EMIB以降低成本，而谷歌和英伟达也对EMIB-T表现出浓厚的兴趣。

三星代工的先进封装此前用I-Cube和X-Cube两个名字，I-Cube S是硅中介层方案，I-Cube E是嵌入式硅桥方案，X-Cube对应3D堆叠。后来这些技术被整合进Cube系列，按"维度+字母"重新命名。

2.5D Cube-S对应原来的硅中介层路线；2.3D Cube-E是硅桥嵌入式结构——在TSV-less RDL中介层上嵌入微细图案的硅桥，再结合FO-PLP（扇出型面板级封装）实现大面积封装，思路与英特尔的EMIB相近，但用面板级工艺把面积做大；2.3D Cube-R走纯RDL中介层路线，不用硅，主打低成本异构集成；再往上还有3D Cube-T/H，分别用热压键合（TCB）和混合键合（HCB）做die垂直堆叠。

三星的差异化在于垂直整合：基板由三星电机供应，封装由代工业务完成，HBM自产，逻辑芯片也有自己的晶圆厂。从设计到封装的链条全部在体系内，这在三家之中是独一份。

THE ELEC在9月的报道中提到，三星电子代工预计会对三星电机的有机桥基板做封装性能和可靠性评估——如果这条线走通，三星的封装版图还会多一块由基板厂主导的拼图。

不过先进封装格局出现了一个新的变量：基板厂。

正如前文提到的三星电机和高通联合研发“有机桥” 技术，用于AI芯片先进封装，双方研发认证已超过一年。有机桥的思路与EMIB同源，但桥的材料从硅换成PCB常用的有机材料，用基板工艺制造，按三星电机公开的规格，做到5到7层RDL，线宽线距目标1.5到2微米。

注：本图为编者根据THE ELEC报道所摄三星电机KPCA Show 2026展板实拍图重绘，非三星电机官方制图，参数为展板公开信息，引用请以官方发布为准

相比硅桥，有机材料桥片的制造成本更低，同时这套方案能够绕开英特尔EMIB相关专利壁垒。项目现阶段主要在嵌入有机桥片的FC-BGA基板上开展性能、可靠性评估，目标用于高通面向数据中心场景的大型多芯粒AI芯片。报道提及，高通早在2024年10月就提交互连桥相关专利申请，并在次年3月在韩国招募有机桥技术研发人员。

除高通之外，三星电机还同步与多家客户推进有机桥2.1D封装基板的联合开发，该公司将这项技术作为先进封装业务的重要拓展方向。在当前AI算力芯片需求带动下，先进封装基板、芯粒互连方案的市场需求持续走高，2.5D封装主流方案多依赖硅中介层或者硅桥，硅材料会带来较高成本，有机桥方案试图在带宽、成本之间找到新平衡点。

这件事的意义不在技术本身，而在制造环节的迁移。硅桥依赖晶圆工艺，有机桥依赖基板工艺——桥的制造从晶圆厂转移到基板厂，先进封装中原本属于中介层的价值，第一次有机会落入基板厂手中。台积电与欣兴的“类EMIB”合作是同一逻辑：台积电主动把基板厂拉进桥接路线的研发。基板厂的角色，正在从承接封装需求的配角，变成定义路线的参与者。

从技术路线上来看，先进封装从来不是摩尔定律的无痛替代品。它只是把晶圆制程中遇到的物理限制，转移到了热应力、材料膨胀系数、微米级对准以及微凸块冶金反应这些同样繁复的物理与化学战场上。

在这场博弈中，没有哪一种技术路线能够解决所有物理矛盾。厂商所做的一切选择，不过是在良率、成本、散热与算力密度之间，寻找一个暂时的折中点。

从行业格局来看，短期内CoWoS依然一家独大，台积电在先进封装上的话语权仍有相当大的比重。不过，不同玩家的封装技术路线，正在为客户提供不同的选择。