本文转自：电子工程专辑
近期，搭载麒麟9050 Pro芯片的旗舰款手机以实践τ定律的姿态登场，半导体行业收获的不只是惊喜，更看到了新路径照进现实的可能。而让这份惊喜真正落地、让可能性走向规模化的，正是参与逻辑折叠芯片设计与制造的上下游产业链——它们是惊喜背后的承重者，也是共同铸造者。逻辑折叠芯片从设计到量产，从来不是单点突破，而是产业链众多参与者合力托举的结果。
本文基于对行芯总经理贺青的专访，厘清τ芯片与传统3DIC本质差异，解析签核工具作为数据枢纽的角色，拆解工具能力，同时梳理这套新范式下尚未解决的工程难题与生态共建方向。 在前不久IDAS(设计自动化产业峰会)上，华为半导体发布了τ EDA v0.1 逻辑折叠芯片项目工具清单，其中行芯的两款工具寄生参数提取GloryEX和数字EMIR工具GloryBolt位列其中，而GloryEX全芯片寄生参数提取工具更是唯一一款带有星号标记的商用工具——这代表在该逻辑折叠芯片项目链路下属于不可或缺的工具。
↑ 华为半导体在IDAS 2026期间发布的τ EDA v0.1 逻辑折叠芯片项目工具清单
行芯科技总经理贺青则形容：“行芯的签核(Signoff)工具承担了工艺的表达与设计的解耦，面向τ逻辑折叠芯片的四层设计场景下，依托逻辑、存储、互联多类工艺PDK融合能力，行芯签核工具在国产先进工艺的三维工艺特征表达上形成了独有能力。”于是，对行芯及其EDA签核工具的解读就成为我们深入理解τ定律及基于这套新范式设计芯片的最佳入口，并以此窥见真正的3D折叠芯片及“原生3D”设计的未来。
范式迭代：
τ定律，区别于传统3DIC的新路径
初见τ定律及行芯倡导的“τ-Aware”工具框架，大部分人首先想到的是目前已经在HPC、AI基础设施领域量产的传统3DIC，消费市场也已经有垂直堆叠L3 Cache的AMD Ryzen X3D处理器在售。
▲行芯提出的τ-Aware工具框架示意图
“但τ芯片的堆叠逻辑，和市面上已有的3DIC存在本质差异。基于τ-Aware工具设计的芯片，相比传统3D堆叠的最大区别在颗粒度上。”贺青表示，“主流传统3DIC大多是芯片对芯片的粗粒度堆叠。”
“已经上市的τ芯片，在架构层面，其堆叠颗粒度不只在Block Level(功能模块级)，也可以是Instance Level(标准单元级或门级)——逻辑电路、寄存器甚至可以在上下Die之间贯穿。物理层面，采用大量高密度的HB(Hybrid Bonding，混合键合)将上下Die串联起来，而不是用Interposer(中介层)或者Microbump(微凸点)这样的结构。”
华为对HB的应用比市面上的传统3DIC更超前。相较台积电HB的互连间距做到6μm，华为公开数据显示，目前面向逻辑芯片的HB已达到1.5μm，计划明年演进至0.72μm，以此来实现Block Level及更细粒度的垂直互连。通过逻辑折叠(Logic Folding)技术在垂直空间提升器件密度，降低通信时延，追求逼近先进工艺微缩带来的性能与能效收益。
逻辑折叠本身是半导体学术界长期探讨的技术方向，过去受限于工程实现难度，叠加摩尔定律器件缩微仍具备演进空间，海外产业并未优先推进落地。“国内在EUV驱动的器件几何缩微路径上存在现实约束，推动产业积极探索后摩尔时代的差异化技术路线。海外科研界同样研究细粒度逻辑折叠技术，而国内已经推进这套新范式走向工程落地。”
贺青提到，“从1965年(摩尔定律提出)到2026年，这一甲子的演进过程中，由中国提出τ定律在我看来是种必然。7nm工艺节点以后会出现属于中国半导体产业的“分叉”演进路径，并且随着时间推移，工艺分叉会越来越远。”
今年华为董事、半导体业务部总裁何庭波在5月份的ISCAS(IEEE 国际电路与系统研讨会)发表《半导体新路径探索与实践》主旨演讲，论文《面向多层级电子系统的时间缩微理论》同步亮相，明确了τ定律以“时间缩微”替代“几何缩微”，就是通过逻辑折叠等技术，压缩信号传播时延，并提升晶体管密度。“折叠”并不仅是芯片间的折叠，而发生在4个层级：器件层、电路层、芯片层、系统层。
“这四个层级都有对应的RC表达，因为我们搞微电子的人都知道，τ = RC 。”贺青谈到，“我们提出τ-Aware工具框架就是因为当芯片设计与制造的范式发生了变化，EDA工具自然需要去响应变化。行芯的工具就是要在这几个不同层级解决RC问题，以成体系的方式层层压实RC表达。”
这样的堆叠“颗粒度”也就产生了更多的电子系统与芯片设计可能性。更高维的“系统层”，不止是需要借助STCO(系统级封装架构)来做设计的封装级系统，还包括多芯片、多节点互连形成的更大尺度的计算系统，“芯片层”的堆叠形态则更加多样化。
贺青提到，“电路层维度，目前将原本处于单片实现的CPU拆成两个Block分布在上下Die，以此降低内单元的通信延迟在当下技术体系下完全具备可行性;而在CFET、Flip FET这类尚未实现商用的前沿器件上，行芯工具也可完成三维器件结构的建模表达，实现器件维度τ参数的抽取。我用FDIC(Flexible Dimension IC)来形容这类芯片，因为它们在堆叠颗粒度上有高度灵活性。而FDIC设计思路，也正好契合半导体产业应用为导向、从系统层面着眼的发展趋势。继麒麟9050 Pro等产品之后，未来数年国内预计会涌现更多基于τ-Aware设计方法的芯片——全新设计范式也会对EDA工具提出更高要求。”
EDA底层重构：
签核从后端验证升级为全流程数据Hub
签核(Signoff)是在芯片设计进入制造前，对设计数据进行全面、系统性的“签字画押”；在流片前，用精度经过晶圆厂认证、与SPICE/硅实测标定过的独立工具，对物理实现结果做最终质量判定。传统定位上签核是承接设计、对接制造的枢纽。
在τ = RC的公式框架下，PEX(寄生参数提取)不再是后端的孤立验证环节，而正成为EDA流程的连接枢纽，贯穿全流程的连接中心。RC成为统一的数据语言，τ相关物理信息向上下游流转，整个EDA流程都围绕降低时间参数τ开展。
贺青表示，“τ芯片场景下，作为Hub的数据交换规模、交互层次与传统芯片完全不在同一量级。制造侧需要同时适配多家晶圆厂的差异化工艺，HB、TSV等多种互连方案并存，不同工艺Die互相耦合，数据接口、信息流、物理耦合效应复杂度大幅提升;设计侧不同团队完成的子模块，往往不会预先考虑跨Die带来的互相干扰，行芯需要提前识别、评估各类设计冲突。”
“τ-Aware当中的Aware代表对四面八方信息的全面感知。行芯在多维度上承担起枢纽角色。如果做一个通俗类比：传统2D芯片的Hub如同单向通行的高铁；而τ芯片场景下 Hub信息流复杂度堪比城市综合交通枢纽，多工艺、多设计团队的数据在此交叉耦合。”
“这条路走下来痛并快乐着，替换旧工具、建立产业信任，需要付出巨大代价。2019年后国内半导体供应链发生结构性变化，市场对本土先进签核工具提出迫切需求。行芯自2018年成立之初便选择签核这一最难啃的赛道，基于寄生参数提取、EMIR分析、多物理仿真领域长期积累，承接τ芯片范式下的一系列技术难题，经历了大量工程化打磨与产业链磨合。”
签核左移：
从流片前验证，走向设计早期风险预判
但“Hub”一词并不单纯体现在签核于芯片设计中的角色。在我们看来，恰巧对应签核的前后两个方向可体现行芯作为“Hub”的“难”，并从中也能窥见当代芯片设计的大趋势。其一是面向设计侧，PEX能力的“左移”;其二是面向制造侧，不仅要确保传统意义上的流片成功，而且要考量引入逻辑折叠后的多晶圆厂(Multi-Foundry)多工艺(Multi-Node)可能带来的更多不确定性。
首先是签核的“左移”。“到了签核环节各部分设计都固化了。”贺青介绍道，“此时再发现问题，客户会说行芯的产品的确厉害能发现问题，但到这个环节能做的事情已经很有限了。”所谓的“左移”也就是在更早的环节发现问题。行芯近期发布的GloryGrid就是一款践行PEX左移理念的工具。
GloryGrid脱胎自GloryBolt。如前所述，后者是行芯面向电源路径的PI(电源完整性)签核工具，用以解决在堆叠的芯片间上下贯穿电源网络的电源完整性问题，“这款工具解决了大量签核阶段的PI问题，特别是堆叠形态下，纵向能量密度过高导致的PI问题，积累了大量知识与Know-How，形成了完备的知识库。”GloryGrid就是“将这些Know-How提前给到工程师，让设计工程师在做Power Planning阶段就能考虑问题”，也就实现了签核能力的左移。
GloryGrid与GloryBolt形成前后的对应与匹配关系，在芯片设计客户层面可形成更好的用户黏性。“GloryBolt左移到GloryGrid这条路，在国内产业界我们应该是首个在τ芯片上成功应用、将这条路走通的企业。”这款产品本身也能反映行芯倡导的“τ-Aware”设计框架所谓的“Aware”能力。
其次是衔接制造侧，并面向设计侧抽象制造环节的复杂问题。面向制造侧是签核工具的本职工作——PEX作为连接物理版图与最终性能签核的桥梁，是STA(静态时序分析)、电源完整性及热(Thermal)等关键签核的核心输入，关系到流片的成败，也涉及DFM检查、工艺效应与良率影响的感知。
比如GloryEye及近期发布的GloryET，就是面向3DIC的时序分析工具和时序签核收敛ECO，“以我们的STA引擎为基础，能够在时序维度给出很好的ECO建议，一站式修复时序违例、优化功耗和面积，还有诸如多物理域耦合分析工具PhyBolt等。”贺青在采访中透露说，“现阶段行芯正联合客户尝试更进一步地研究热问题，或许很快就能见到热签核产品迭代。”
▲行芯在IDAS会议上展示的现阶段主要EDA工具、解决方案
“τ芯片由多片晶圆(Wafer)与裸片(Die)组合而成，依靠高密度混合键合(HB)完成互连集成，往往会引入来自不同晶圆厂的差异化工艺。各家晶圆厂仅对自家产出裸片的工艺与功能品质负责，并不对不同厂商裸片经过HB互连组合之后的整体系统表现作出担保。”
电子工程专辑在详述过先进封装+Chiplet时代的这一问题，由于逻辑折叠更细的颗粒度，难度自然更大。“行业希望能够尽可能提前仿真识别跨Die耦合风险。行芯作为数据枢纽，可以完成多工艺数据融合、仿真、冲突提前识别。”
“在过去几年的项目实践中，行芯需协助对齐多家晶圆厂之间的协作事项，包括上下Die的层级划分、耦合与互连关系、跨厂数据一致性等问题。对接单家晶圆厂意味着大量的工艺适配工作，而多晶圆厂协同带来的工作量和复杂度会进一步加大。与此同时，晶圆厂工艺数据有着严格的保密要求，如何在保障各方数据安全的基础之上实现跨主体的有效信息互通，是绕不开的现实难点。为此，行芯联动晶圆厂、设计方与EDA行业伙伴，投入大量工作完成数据格式定义、保密层级划分、数据流运转规则设计，打通多工艺环境下的数据链路。”
从工程实现角度看，行芯承担的数据枢纽角色，打通了τ芯片场景下设计端与多制造工艺之间的数据链路，成为了τ定律时代物理世界与逻辑世界之间的抽象层，这大概也是其“Hub”角色定位的终极写照了。
工程挑战：τ范式当前面临的现实问题
即便行芯的工具已经解决了逻辑折叠芯片的不少问题，τ‑Aware设计框架落地依然面临大量尚未完全解决的技术难题。
华为半导体EDA首席科学家在IDAS演讲中谈到τ空间路径面临的挑战时提到，工艺层面包含工艺流程、融合PDK;工程层面包含供电与散热、应力工程、互连链路优化;系统层面涵盖异质集成、超大封装、EDA工具链建设。大量问题都还没有标准答案。
贺青也谈到，HB互连间距小于1μm，会催生出一系列新的物理效应，叠加物理设计的诸多难题，当前HB互连密度下垂直互连资源的有效利用率仍有较大提升空间，而两层以上堆叠还将面临更为复杂的物理效应与爆炸式增长的仿真规模，对EDA工具更是提出了很大挑战。
谈到EDA工具，北京大学集成电路学院长聘副教授林亦波曾明确过3D EDA的三大挑战：三维空间的布局布线;热、力等多物理场对设计的影响加剧;时序分析难度加剧，工艺角组合爆炸，且电压降、热、时序之间相互耦合等。贺青坦言，“其实现在行业单个物理场的精度表征尚未全部做好，直接做多物理场耦合会引入更多不可控误差，行芯选择优先攻克电学相关物理效应，再逐步向其他耦合效应延伸。这也是客户对行芯的期待。”
事实上，华为列出的逻辑折叠芯片国产EDA工具清单τ EDA版本号也只是v0.1版本，表示这还只是个开始，很多难题都还没有明确的解决方案。我们看到行业上下游针对这些复杂问题，目前正在摸索有几个方向：(1)走向3D-Native EDA;(2)AI辅助设计优化;(3)深化全产业合作。
从Pseudo-3D“赝3D”走向“真3D”或“3D-Native”EDA基本是学界与产业界的共识，不再是原有2D设计的基础上做粗粒度的3D适配，而是原生在从三维设计空间视角出发去做探索与设计，支持更细粒度跨Die划分、跨Die互连与垂直路径优化，并做协同求解。这是个不仅在工具层面，同时也关乎用户习惯转换的问题。
AI EDA一直是行业共同探索的方向。行芯很早就参与了“新一代人工智能”国家重大项目，牵头其中的“人工智能辅助的先进工艺数字集成电路EDA关键技术及工具研究”。“在过去四年我们做了大量AI与EDA结合的工作”。
在τ-Aware工具框架下，三维立体结构芯片物理量骤增，“EDA工具未来会更加原子化，由AI通过MCP Server去调度这些原子化能力。”贺青在谈AI EDA的未来时说，“AI和智能体具备的感知能力、所能操控的信息量和预测维度、24小时反复迭代的特点，都令其具备巨大潜力。我们先站在签核的角度，去推动AI在EDA领域的发展。”
产业展望：走向开放协同的τ生态
而在更为关键的深化合作方面，行芯提出“τ-Aware工具框架”正是因为τ定律正促成 EDA 产业链重构与设计制造范式变革。只是目前该领域的基础标准、接口规范、数据分类体系尚未完成完整定义。故而行芯希望率先牵头，联合产业各方共同完成框架的共识共建;只有先形成行业共识，才能进一步推进完整工具链落地与工程实施。
采访过程中贺青反复强调：“行芯作为Hub，我们期望与更多的企业合作，共建生态。尚处发展阶段的τ路径及τ-Aware工具框架的诞生意味着EDA产业链面临重构，也意味着机会市场的巨大潜力。接下来的τ路径会更加复杂、广阔。”
“我们过去几年的确走得很辛苦。”贺青对τ-Aware工具框架的未来相当坚定，“但当我们爬上了悬崖峭壁，看到的是一片广阔的高原，产业可以在此之上持续探索发掘新的技术潜力。”对于很多人担忧的问题，国际竞争对手也能以先进工艺节点为基础同时发展τ路径，“至少我们在这条全新范式上完成率先工程落地，沉淀了宝贵的实践经验。”
“我们呼吁产业界的更多同路人参与进来，以创新架构开创一个全新的时代。这从来不是一座独木桥，而是一条更为宽广的路。”
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