SiC MOSFET数据手册解析（二）——额定电压到底该怎么看？

在数据手册中，额定电压对应的参数为 V_DSS（Drain-Source Voltage）。

很多工程师习惯把额定电压简单理解为“耐压等级”，认为这是器件能够承受的最高电压，一旦超过就会立即损坏。

但事实上，额定电压并不完全等同于器件的击穿电压，更不意味着超过这一数值器件一定会失效。

要理解这一点，需要先看看MOSFET在高压下究竟发生了什么。

下图为功率MOSFET的简化剖面结构。

（MOSFET剖面图）

器件顶部为源极N+区和P基区，下面是N型漂移区，再通过N+缓冲层连接到底部漏极。

当漏极与源极之间施加较高的正向电压时，P基区与N漂移区形成反偏PN结，并产生空间电荷区。在强电场作用下，漂移区中的电子不断加速。

当电场强度超过临界值后，高速电子会撞击晶格中的原子，产生新的电子-空穴对。新产生的电子又继续被加速，并撞击更多原子，从而形成连锁倍增效应。

这一过程称为碰撞电离（Impact Ionization）。

随着载流子数量急剧增加，器件漏电流突然上升，即发生雪崩击穿（Avalanche Breakdown）。

测试SiC MOSFET的击穿电压曲线，需要将Gate与Source短接，Drain与Source之间加正电压Vds并从0开始慢慢增大，并监测漏电流Idss, 电压Vdss与Idss曲线如下图所示。一开始随着电压增大器件仅有微弱的漏电流，当Vds增加到某一临界值后，漏电流急剧上升，此时器件发生了雪崩击穿。

答案是：不一定。

很多工程师会把“击穿”和“损坏”画上等号，但实际上两者并非同一个概念。

如果在静态耐压测试过程中严格限制雪崩电流在极低水平，例如限制在数十微安到数百微安范围内，即使器件进入雪崩区，也可以反复进行测试而不会损坏。

真正导致器件失效的关键因素并不是雪崩本身，而是雪崩过程中产生的热量。

当器件持续承受较大的雪崩电流时，会产生大量焦耳热。如果释放的能量超过芯片所能承受的极限，结温迅速升高，最终导致器件失效。

为了保证可靠性，MOSFET数据手册标注的额定电压通常会与实际雪崩击穿电压保持一定安全余量。比如，额定电压1200V的SiC MOSFET，实际雪崩击穿电压往往在1300V~1500V之间。雪崩击穿电压呈正温度系数，即结温越低，实际击穿电压越低。因此，低温环境下要格外注意击穿电压的余量。英飞凌CoolSiC™ MOSFET可保证极低温度（-55）条件下，器件实际雪崩击穿电压仍高于额定电压。

与此同时，在系统设计中也会进一步降额使用。

通常情况下：

• 1200 V SiC MOSFET对应的母线电压约为500~800 V；

• 1700 V SiC MOSFET对应的母线电压约为900~1200 V。

这样可以为系统运行过程中的各种电压波动和瞬态过压预留足够空间。

但需要注意的是：

MOSFET实际承受的DS电压并不总是等于母线电压。

特别是在开关过程中，情况会更加复杂。

MOSFET关断时，负载电流会在极短时间内下降，形成很大的di/dt。

而实际功率回路中不可避免地存在杂散电感。当电流快速变化时，杂散电感会产生附加电压：

这个电压会叠加在母线电压之上，从而在器件端形成DS过压尖峰。

如果尖峰过高，MOSFET可能会被推入雪崩工作区。

此时发生的雪崩与前面介绍的静态雪崩测试并不相同。

静态雪崩测试时器件处于关断阻断态，器件主要承受微安级漏电流。

而动态雪崩过程中，器件一边承受接近击穿的高电压，一边流过较大的负载电流，高压与大电流同时共存，器件承受的电应力远大于静态雪崩工况，对器件可靠性的考验也更加严苛。

评价动态雪崩能力时，需要关注数据手册中的两个参数：

• EAS（Single Pulse Avalanche Energy） —— 单脉冲雪崩能量；

• EAR（Repetitive Avalanche Energy）—— 重复雪崩能量。

其中：

• EAS表示指定测试条件下，器件在单次雪崩事件中能够安全吸收的最大能量；

• EAR表示指定测试条件下，器件在重复雪崩工况下能够长期承受的雪崩能量水平。

这两个指标通常通过非钳位电感测试（UIS，Unclamped Inductive Switching）获得。

雪崩耐量的真正含义和使用方法我们将下一篇文章中进行详细解析。