从英伟达的 Rubin 到 AMD 的 MI 系列，Multi-Die（芯粒）架构已经是高端 AI 芯片的标准答案：突破光罩尺寸、拉高良率、异构混搭工艺。
研究机构预测，芯粒市场 CAGR 高达 40%~75%，到 2030 年规模超过 3700 亿美元。
但架构师都知道，Multi-Die 真正的坎在互连这一层。
Multi-Die难的不是“把数据传过去”，而是跨过 Die 边界之后，系统级的那些“智能”还在不在：
- NoC 的 QoS（Urgency/Pressure/Hurry）过边界还能不能保留？
- 8 条虚拟通道的流量隔离，过 die-to-die 链路会不会被压成一条 AXI tunnel？
- 2~4 个计算 Die 的缓存一致性，UCIe 链路带宽怎么吃满（每 Die 256GB/s 什么概念）？
- 全局地址映射、NUMA、跨 Die 的 DVM 消息怎么处理？
这正好是 Arteris（NoC IP 被 AMD、Samsung、Intel、Mobileye 采用）深耕的领域。
我们拿到了它的官方中文完整资料包，一次打包给你：
3份PDF资料：
- 《Arteris Multi-Die 解决方案手册（中文）》——完整平台概览：互连 + 一致性 + 集成自动化 + 硬件安全
- 《FlexGen Multi-Die 智能互连 IP 数据手册（中文）》——非一致性 NoC 跨 Die 扩展，AI 驱动拓扑生成，号称生产力提升 10 倍、布线缩短 30%，数据都在手册里
- 《Ncore Multi-Die 数据手册（中文）》——2~4 Die 缓存一致性方案，UCIe 1.1、Mesh/全互连、全局 NUMA，与 Synopsys/UniVista UCIe 完成预集成
1个官方讲解视频：
- 《Scalable Multi-Die Solutions for AI, HPC, and Automotive ADAS》
