摩尔定律放缓后，先进制程对芯片性能提升的边际收益显著下降，先进封装尤其是 Chiplet 技术成为提升芯片性能的重要途径。
在2025中国集成电路设计创新大会暨IC应用生态展（ICDIA 2025），硅芯科技创始人赵毅博士接受芯榜采访时表示，在先进封装成为行业热门趋势的当下，国内外众多头部厂商纷纷加速布局先进封装领域。然而，与这一热潮形成鲜明对比的是，国内能够与之匹配的先进封装 EDA 工具长期处于稀缺状态，成为制约产业发展的关键短板。
在此背景下，硅芯自研的3Sheng Integration Platform 堆叠芯片 EDA 平台应势而出，创新构建“系统级架构设计、物理实现、Multi-die测试容错、分析仿真、多Chiplet验证”五大中心协同，涵盖先进封装设计所需环节的全流程工具，支持基于“芯粒-转接板-封装”一体化协同设计及“性能-成本-可测试性”协同优化体系。全流程工具链涵盖先进封装设计所有关键环节。精准填补了国内先进封装 EDA 工具的市场空白，为先进封装产业提供了强有力的工具支撑。
堆叠芯片 EDA 工具面临新挑战
硅芯科技创始人自 2008 年起便投身于2.5D/3D堆叠芯片设计方法研究，是世界最早期研究前沿芯片架构设计方法的研究团队之一，并在堆叠芯片EDA后端布局、布线、可测试、可靠性等方面均有世界领先成果。
传统2D芯片受限于二维集成电路，无法满足算力暴增的需求堆叠芯片（2.5D/3D IC）通过在垂直方向上堆叠多个芯粒（Chiplet）来提升性能芯片的规模和复杂度进一步剧增，传统的EDA工具难以应对这一系列挑战。
独创 Multi-die 测试容错技术
在 2D 芯片设计中，DFT测试未被足够重视,但在多芯片堆叠场景下，因一个小部件损坏而丢弃整个系统造成的成本将难以承受，因此，堆叠芯片的 DFT 成为刚需。
赵毅博士表示，堆叠芯片面临诸多 2D 芯片未曾出现的新缺陷，如硅通孔缺陷、用于键合的微凸起缺陷等。这使得堆叠芯片的自动测试所解决的底层缺陷逻辑与 2D 芯片截然不同。尽管堆叠芯片与 2D 芯片的DFT（可测性设计）名称相同，但二者所对应的缺陷机制差异巨大。更重要的是，堆叠芯片的测试需在不同芯粒（Chiplet）上进行协同优化，进而对整个堆叠芯片系统进行测试，这与 2D 芯片的DFT在技术底层上存在本质区别。硅芯3Sheng EDA 独创 Multi-die 测试容错技术，以应对堆叠芯片互连超高复杂度挑战，确保Chiplet级测试及修复，从而提高可靠性与良率。
首创顶层架构设计理念
赵毅博士称，顶层架构设计规划工具是公司的一大特色，其核心聚焦于单芯片内部的模块划分和互连规划。
他进一步解释道，堆叠芯片设计需解决多芯片拆分、系统级协同优化（STCO）等核心问题。在架构设计阶段就必须规划多芯片互连方式、数据流分布、I/O接口及电源地信号分布等。作为堆叠芯片设计的首要环节，架构设计的优劣直接决定了后续设计的成败。因此，2.5D/3D顶层架构设计规划工具必须具备高度的灵活性和可扩展性。
其次，先进封装设计里最棘手的问题就是“翘曲”。由于芯片层层堆叠，受热不均易导致热应力失衡，进而引发芯片弯曲甚至开裂。但仿真只能发现问题，却无法从根本上解决问题。
赵毅博士指出，解决翘曲的关键在于：把“热应力”当成设计约束，提前在顶层架构里消化掉。
芯片工程师在做 Floorplan 时，手上已掌握两项关键数据： 每个 Chiplet 的功耗分布（Power Discrete）与每条 I/O 的电流大小 。
赵毅博士解释，既然知道功耗和电流，芯片工程师就能够预判哪里会出热点，无需等仿真显示“这里会翘”，而是直接在摆放和 I/O 排布阶段就主动避开这些潜在热点，通过高功耗区、大电流区均匀打散，把热量先分布得“平”一点。 这一步做完，即便后续仍存在翘曲，幅度也已经小了一大截——翘曲的根被设计本身“削”掉了。
但这种方法并非一劳永逸，当翘曲问题较为严重时，DFT 将发挥作用，可解决大部分冗余问题。
为何要发展堆叠芯片先进封装技术？
鉴于走尖端制程（受限“卡脖子”）和扩大芯片面积（良率骤降）这两条路都面临困境，此时有人提出将成本较低、尺寸较小的芯片进行堆叠的方法。小芯片叠加不仅能显著降低成本，更能实现“叠加数量越多，性能越强”的正向增益。这一技术对于中国更具有战略意义：由于先进制程获取受限，可通过成熟制程芯片的堆叠组合，实现对先进制程芯片的性能的赶超。因此，发展先进封装（堆叠芯片）技术，成为国内芯片产业突破瓶颈的必然选择。
从产业现状来看，先进封装领域发展势头迅猛，众多传统封装厂加速向先进封装转型，同时还有不少新兴企业崛起，制造端发展态势良好。
但与之形成鲜明对比的是，与堆叠芯片配套的 EDA 却十分稀缺。作为连接芯片设计端与制造封测端的核心桥梁，EDA 工具的作用至关重要。芯片设计后端流程包含多个环节，如布局布线、仿真、测试验证等核心环节，每个环节的工具针对 2.5D、3D 堆叠芯片场景，算法几乎都要重构（相较于2D芯片），这成为制约堆叠芯片落地的关键短板，也让EDA这座“桥梁”的搭建更显迫切。
目前，硅芯科技的3Sheng EDA 工具及解决方案已完成头部芯片设计企业、先进封装厂、科研机构以及高等院校的验证，落地国内首批堆叠芯片案例，覆盖多种异质异构混合场景，助力客户完成2D转向2.5D/3D芯片设计。硅芯以2.5D/3D全流程EDA工具链协同先进封装工艺制造与异质异构混合堆叠设计，打通先进封装产业闭环路径。
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