全栈芯基建：Marvell重构AI芯片高速公路（六）封装·存储·平台三重奏

【编者按】

本篇选自Semi Version的长文深度解析Marvell如何以全栈定制战略重塑AI芯片基础设施。面对云巨头3270亿美金AI投资浪潮，传统GPU架构遭遇成本与能效瓶颈。Marvell凭借XPU+Attach双轨架构（18款定制芯片落地）、6.4Tbps硅光引擎及2nm级封装集成，构建从SRAM缓存优化到光互连的完整技术闭环。文章揭示其颠覆性创新：定制SRAM面积减半功耗降66%，448G SerDes突破带宽极限，更以XPU Attach组件90%增速卡位模块化AI生态——这不仅关乎单点技术突破，更是算力基础设施的范式革命。欢迎感兴趣的读者转发与关注！

硅光子平台的演进与先进封装（2.5D, 3.5D, 4.5D）的创新

Marvell 的硅光子与先进封装创新

Marvell 在硅光子平台开发上投入巨大，积累了超过 8 年的大规模量产经验以及在真实部署中超过一百亿小时的运行经验。这种持续的演进使得光子元件与传统电子芯片之间能够实现更紧密的集成。一个主要成果是开发了光学系统级芯片（optical SoC）架构，实现了芯片级的长距离光互连。

在先进封装方面，Marvell 描绘了一条技术路线图，从 2.5D 封装（其中芯片被放置在无源的硅中介层上）发展到 3.5D（涉及更复杂的芯片-基板系统集成），甚至到 4.5D 平台（该平台在多个芯片上共同集成高密度的光连接和铜连接）。据 Marvell 称，这些结合了光纤和电气引擎的 4D/4.5D 配置可以支持多达 16 倍的计算核心，代表着封装密度比传统的单芯片解决方案高出数十倍。

在系统集成层面，Marvell 引入了一种新颖的多芯片封装平台，该平台用定制的模块化再分布层（RDL）介电结构取代了传统的大型硅中介层。这个新平台拥有一个 1390 mm² 的硅基底，集成了四组 HBM3/3E 堆栈，并实现了六层 RDL，使得 AI 加速器的尺寸最大可达单颗单片芯片最大尺寸的 2.8 倍。这些 RDL 封装是“定制化”的，仅覆盖每个芯片所需的占位面积，芯片之间通过高带宽互连连接。这种方法降低了材料成本，通过允许单独更换有缺陷的芯片提高了良率，并促进了更模块化的设计。

Marvell 还与封装生态系统合作伙伴密切合作，将无源元件集成到平台内，以降低电源噪声。对于 2.5D、3D 和 3.5D 架构中的芯片堆叠，该平台支持双向 I/O，扩展了垂直集成、高密度芯片组装的可行性。

总之，从芯片级光互连到可扩展的多芯片封装，Marvell 的创新旨在提升系统级性能、密度和可制造性，同时确保无缝的供应链协作，以加速生产爬坡和客户部署。

定制 SRAM 和 HBM 架构对 AI 平台的影响

片上缓存（SRAM）和高带宽内存（HBM）对于 AI 工作负载的性能和能效至关重要。Marvell 定制的 2nm SRAM 实现了业界领先的带宽密度，高达 6 Gb/mm²，同时与同等密度的传统设计相比，减少了约 15% 的芯片面积，并将待机功耗降低了 66%。这使得芯片设计者可以在相同的占位面积内集成更多的计算核心或功能，或者减小芯片尺寸和成本——最终提高整体能效。

与此同时，Marvell 定制的 HBM 架构专注于接口级优化，通过串行化和加速 XPU 与 HBM 基础芯片之间的 I/O 通道来实现。这导致接口功耗降低高达 70%。此外，优化后的接口设计释放了高达 25% 的芯片面积，这些面积可以重新分配用于集成更多的 HBM 控制器逻辑或支持额外 33% 的 HBM 堆栈。

根据 Marvell 的演示，当与解耦式 I/O 芯片配合使用时，定制的 HBM 平台可实现比标准 HBM 实施方案大约 1.7 倍的有效计算面积，同时将内存 I/O 功耗降低 75%。

总的来说，这些策略——将 SRAM 和 HBM 与计算单元紧密耦合，并通过模块化 I/O 芯片卸载连接性——显著提高了 AI 芯片的计算效率，降低了功耗，并优化了芯片面积的利用率。这些创新使 Marvell 的架构对于下一代 AI 基础设施具有高度可扩展性和高能效。

面对摩尔定律的放缓：Marvell 面向先进制程与 IP 就绪的平台战略

随着摩尔定律持续放缓，Marvell 采取了基于平台的策略，主动将自己定位在先进制程技术和硅 IP 开发的前沿。在其 2025 年 2nm 平台发布中，Marvell 展示了首个基于台积电 2nm 工艺打造的芯片 IP，包括下一代 3D 堆叠芯片间接口。

这种平台方法整合了一套全面的成熟和新兴技术模块——包括高速 SerDes、芯片间互连、先进封装解决方案、硅光子学、定制 HBM、嵌入式 SRAM 以及 SoC 级互连（如 PCIe Gen7）——作为开发定制 AI 加速器、CPU、网络交换机等的基础构建模块。

Marvell 此前于 2020 年推出了其业界领先的 5nm 数据基础设施平台，随后在 2022 年推出 3nm 平台，首颗芯片于 2023 年交付，目前已有多个产品进入大规模量产。这种平台模式使得在最新制程节点（例如 3nm、2nm）上预先验证的 IP 模块成为可能，客户可以轻松将其嵌入到他们的设计中。

例如，Marvell 是 2023 年首批在 3nm 节点上演示长距离 SerDes 和先进接口技术的公司之一。最新的 2nm 平台不仅展示了高速 3D I/O，还为未来的扩展路径（包括 16Å 和 14Å 工艺世代）预留了空间。

通过与台积电等代工合作伙伴的紧密协作，Marvell 协同开发和验证 IP 模块，使其与每次制程微缩同步，加速下游 SoC 客户的产品上市时间，并提高跨多个技术世代的兼容性。

总之，Marvell 的战略核心在于预先验证模块化 IP 和开发多代 SoC 平台，将制程领先地位与封装创新相结合，以应对 2nm 和埃米级时代的系统设计挑战。