攀登HBM之巅：AI加速器的内存墙突围战（二）晶圆暗战与供应链博弈

工艺流程：良率挑战

HBM是比其它DRAM形态技术复杂度更高的产品，尤其考虑到其高耸的3DIC堆叠结构。因此，其封装良率注定无法与制造商传统产品相提并论。但令人意外的是，前端制程的良率挑战更为严峻——既然前文提及HBM对速度分级要求并不严苛，为何会出现这种情况？

根源可追溯至3DIC组装与TSV技术。其中一大挑战在于供电网络（PDN）设计：TSV需具备垂直输送电能至整个堆叠结构的能力。各厂商的TSV布局设计均属机密专利，这正是体现技术差异化的核心战场。

HBM的关键挑战在于通过电源TSV实现堆叠供电。刷新操作尤其耗电，供电网络设计至关重要。SK海力士的HBM3E通过缩减外围区域，在晶粒上部署全环绕式电源TSV（取代原有两列式设计），使TSV数量提升近6倍，最终实现显著降低IR压降，VPP电压压降降幅高达75%。

美光之所以能在HBM领域实现惊人跨越（该公司此前甚至未量产标准HBM3），同样得益于对TSV与供电网络的聚焦。其TSV网络技术据称可实现30%功耗降低——虽然该数据尚未经第三方验证，但很可能成为其差异化优势的关键支点。

另一重挑战是在功耗与热约束范围内兑现速率承诺。与所有3DIC组装件相同，散热问题尤为棘手，而DRAM对温度尤其敏感。超大规模数据中心数据显示，HBM故障已成为GPU失效的首要诱因，其故障率远高于数据中心其他芯片。

所有厂商的绝对良率都远低于传统内存晶圆水平，因此核心问题在于相对良率与最终经济效益。对SK海力士和美光而言，HBM的高溢价足以弥补良率损失并提升利润率。三星则面临更严峻的良率困境——颇具讽刺的是，其低良率反而加剧了DRAM晶圆总体供给紧张，推高了市场价格。

这自然引向堆叠层数议题。层数增加将大幅提升制造难度：假设单层堆叠良率为x%，则n层键合步骤（总层数减1）后的总良率将呈x%的n次方衰减。例如8层堆叠（每层99%良率）总良率为92%，12层堆叠则降至87%。当然这是极度简化的模型——实际高层数堆叠中，非关键堆叠缺陷会产生累积效应：例如某些层可接受的微小平整度偏差，在更高堆叠层级可能引发灾难性后果。

工艺流程：键合设备之争（SK海力士与韩美仪器）

键合（晶圆贴装）工序是影响良率的关键环节，需要精密封装设备。面对约40微米的TSV间距，键合设备必须具备个位数甚至亚微米级对准精度。均匀的压力分布同样关键——否则将导致翘曲问题并在多层堆叠中持续恶化。当然，设备吞吐量也直接影响生产成本。

韩美仪器早年押注热压（TC）键合设备领域时，该细分市场曾被龙头厂商Besi和ASMPT忽视。如今这项战略投资使其近乎垄断HBM键合设备市场：截至去年秋季，其在SK海力士的份额高达100%。此后海力士向竞争对手韩华集团下达大额订单（据传采购价高于韩美），立即引发剧烈震荡。

可以理解的是，韩美对竞争对手凭借更高报价获胜极为愤慨——毕竟韩华设备甚至未通过英伟达（全球最大HBM客户）的HBM供应认证。这场争端在今年四月激化：韩美撤出驻海力士工厂的技术团队。失去现场维护后，海力士旗舰产品停产危机迫在眉睫。长期来看，美光与三星无法快速填补产能空缺，整个加速器产业链都将受冲击。由于韩华设备尚未交付，而去年采购的ASMPT键合机又不兼容HBM3E 12层堆叠，海力士最终只能向韩美求和。

在巨大压力下，SK海力士近期向韩美下达小额订单。虽更多是安抚性质，但足以恢复设备现场维护。值得注意的是，随着ASMPT、Besi等厂商加速开发HBM专用TC键合机，韩美的垄断溢价空间已所剩无几。

中国战场：长鑫存储与华为的HBM布局

现行出口管制禁止所有原始HBM堆叠进入中国，但只要算力未超限，搭载HBM的芯片仍可流通。目前被禁运的HBM正通过CoAsia Electronics、法拉第和SPIL构建的网络辗转进入中国——终端用户通过拆解GPU封装回收HBM芯片。

作为加速器的核心组件，HBM断供风险促使中国全力推进自主研发。未来五年中国计划投入2000亿美元半导体补贴，其中重大份额将投向HBM领域。国内DRAM龙头长鑫存储正激进扩张HBM产能，并囤积大量设备以应对出口管制升级（美国于2024年12月加强HBM管制，韩国随后跟进）。其HBM2 8层堆叠产品将于2025年上半年量产，TSV产能预计在年底追平美光。

华为自然不会缺席这场高科技竞赛：其通过武汉新芯（XMC）生产HBM晶圆，再由盛合晶微半导体（SJSemi）完成封装。当前产能仍处研发级别，但计划在未来数年快速提升。值得注意的是，这两家企业均被列入实体清单，禁止采购含美国技术的设备（GlobalFoundries就曾因无许可向SJSemi出售1700万美元芯片遭警告）。

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