AMD计划在Zen 6上通过D2D互连技术实现大幅提升，而有趣的是，这一迹象已经在Strix Halo APU中出现。
在我们深入报道之前，必须先提及High Yield的工作，他们发现了Strix Halo中D2D互连的变化，这确实是一个令人兴奋的发现。
对于AMD来说，可以依靠工艺进步、重塑Chiplet设计以及其他因素来挖掘更多性能，但在D2D（die-to-die，芯粒间）互连方面，红队自Zen 2以来一直使用相同的技术。然而，在下一代Zen 6处理器上，这一情况可能会改变，而有趣的是，Strix Halo APU中已经能发现“Zen 6的DNA”。
现有互连的工作原理
为了实现芯粒之间的通信，AMD在CCD边缘芯粒上使用了“SERDES PHYs”。这些PHY允许高速串行通道跨越有机基板与I/O/SoC芯片通信。SERDES意为串行器/解串器，它的主要作用是将来自各个CCD的并行流量转换为串行比特流，并通过封装传输，因为在常规基板上使用数百根铜线直连芯粒并不现实。
在另一端，解串器会将串行比特流转换回对侧的Fabric。
如果你猜到为什么SERDES是一种效率欠佳的方法，那你完全正确；如果没有，那是因为串行化/解串化的开销会消耗能量，用于时钟恢复、均衡、编解码等操作。其次，数据流的转换也会在D2D通信的两端增加延迟，这是当前方法的另一个缺点。
Strix Halo的新方法
在D2D通信仅限于一些“传统”芯粒时，SERDES的方法已经足够。但随着NPU等单元的加入，像AMD这样的公司需要的是稳定、低开销的带宽来连接内存和CCD。基本上，在Strix Halo中，红队重新设计了Zen 6芯粒的通信方式。这是通过台积电的InFO-oS（基板集成扇出封装）以及重布线层（RDL）实现的，下面我们将深入解释二者的工作原理。
为了消除数据流转换带来的开销，AMD在Strix Halo中做法是：在芯粒下方的RDL“中介层”中布设数条短而细的并行导线。通过InFO-oS，制造商将这些布线铺设在硅芯粒与有机基板之间，现在CPU Fabric能够通过宽并行端口进行通信。
如果你想知道High Yield是如何发现这一新方法的，答案是：Strix Halo中出现了一片矩形的小焊盘阵列，这是“Fan-Out”实现的典型特征，而庞大的“SERDES”模块则被移除了。
新方法的改进与挑战
采用这种新方法后：功耗和延迟需求减少，因为无需串行化/解串化；更重要的是，整体带宽可以通过在CPU Fabric上增加更多端口来提升。
不过，Fan-Out方法也存在复杂性：多层RDL设计会增加设计难度；由于芯粒下方空间被Fan-Out布线占据，布线优先级也需要调整。
无论如何，Strix Halo在D2D互连方面带来的突破令人惊叹，这一方法预计将在Zen 6 CPU上保持一致。
参考链接
https://wccftech.com/amd-to-pivot-from-serdes-to-a-sea-of-wires-d2d-interconnect-with-zen-6-cpus/
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