一种新的DDR5技术，可以将速度翻倍到12.8Gbps。
以硬件为中心的升级总是有局限性的，因为它们会带来升级架构或改进逻辑/半导体利用率的“开销”。然而，随着 AMD 的新专利，该公司通过一种相对更简单的技术有效地将 DDR5 内存带宽输出提高了一倍，该公司将其称为“高带宽 DIMM”（HB-DIMM）。该专利不仅仅关注 DRAM 工艺升级，而是集成了 RCD（寄存器/时钟驱动器）和数据缓冲芯片以提高内存带宽，因此以 DIMM 为中心。
该专利显示，HB-DIMM 技术并不专注于 DRAM 的改进;通过简单的重新定时和多路复用，内存带宽从每引脚 6.4 Gb/s 增加到每引脚 12.8 Gb/s，有效地将输出翻倍。通过 RCD，AMD 本质上利用板载数据缓冲区将两个正常速度的 DRAM 流组合成一个更快的处理器流，这使得带宽在分配给主机系统时翻倍。
该应用程序主要用于 AI 和其他带宽受限的工作负载，但该专利还提到了另一个有关 APU/iGPU 的有趣实现。这涉及使用两种不同的“内存插头”：标准 DDR5 PHY 和添加的 HB-DIMM PHY。较大的内存池将来自 DDR5，而较小的内存池将旨在通过上述 HB-DIMM 方法更快地移动数据。
对于 APU，这种方法最适合设备上的 AI，在系统处理大量数据流式传输的 AI 任务时，首选是更快的响应。由于边缘 AI 在传统系统中变得越来越重要，这种方法将使 AMD 受益匪浅。这种方法的唯一缺点可能是促进高内存带宽所需的功率要求增加，这也需要有效的冷却机制。
AMD 是半导体领域的领先公司之一，对于那些不知道的人来说，Team Red 通过与 SK 海力士合作设计了 HBM，这表明他们是该领域的专家。HB-DIMM 方法看起来确实很有前途，因为它有效地将内存带宽提高了一倍，而无需依赖先进的 DRAM 芯片。
AI应用浪潮之下，高性能存储器需求持续攀升，以HBM为代表的DRAM风生水起。同时，为进一步满足市场需求，存储厂商也在酝酿新一轮DRAM技术“革命”。
不止是美光，三星也在前不久表示下一代DRAM技术进展良好，除了1b DRAM正在顺利量产之外，4F Square DRAM技术也在顺利开发，计划在2025年开发出4F Square DRAM的初始样品。
SK海力士在IEEE VLSI symposium 2025上提出了未来30年的全新DRAM技术路线图以及可持续创新的方向。SK海力士首席技术官Cha Seon Yong表示，通过现有的技术平台进行微缩，性能和容量的提升越来越困难。 为了克服这些限制，SK海力士将把4F² VG（垂直栅极）平台和3D DRAM技术应用于10纳米及以下工艺，并在结构、材料和组件方面进行创新。
日前，Yole Intelligence联合Intel、Micron共同发布内存与计算技术发展态势，核心揭示了内存性能提升速度已无法匹配计算需求的爆炸式增长，呈现了以下关键矛盾与趋势：
1.计算需求加速 vs 内存带宽滞后
左侧图表显示计算芯片的核心数量（of cores）和带宽需求（GB/s）持续上升（如核心数从个位数增至上百，带宽从200GB/s升至800GB/s），反映AI、高性能计算等场景对算力的渴求。
中间图表却表明每个核心的带宽实际在下降（如早期单核带宽较高，随着核心数增加，分摊到单核的带宽减少），形成“算力越强，内存越挤”的瓶颈。
2.DRAM密度扩展放缓
右侧图表通过三个阶段展示DRAM裸片密度的历史演变：1990-2005年（Phase 1）:密度每3年翻倍（1Mb → 2Gb）。
2005-2015年（Phase 2）:工艺进步推动每2年翻倍（2Gb→ 16Gb）。
2015年后（Phase 3）:技术逼近物理极限，密度仅每4年翻倍（16Gb→ 32Gb需更长时间）。
3.技术失衡的后果
“内存墙”问题加剧：计算性能的提升因内存带宽不足而受限，尤其在多核/众核场景下，单核带宽下降导致效率降低。
新兴需求雪上加霜：AI训练、自动驾驶等应用依赖海量实时数据，但DRAM密度和带宽的缓慢改进难以满足需求。
4.行业隐含方向
短期方案：通过HBM（高带宽存储器）、CXL协议等提升内存子系统效率。
长期突破：需依赖存算一体（In-Memory Computing）、新型存储介质（如3D XPoint）或架构革命（Chiplet异构集成）。
