UCIe联盟发布了其UCIe开放标准3.0版，旨在实现同一封装内芯粒(chiplet)之间的高速、可互操作连接。
UCIe主席Debendra Das Sharma向笔者表示，新版标准完全向后兼容早期版本。
“我们希望确保所有工作都向后兼容，以保护业界的投资。”Das Sharma表示，“我们需要为业界提供可实现的最佳功耗/性能/成本指标，当然，我们还必须持续创新……确保该标准持续部署的关键在于持续创新。”
通过UCIe-S(2D)和UCIe-A(2.5D)进行平面通信的总体通信速度已分别翻倍至48GT/s和64GT/s。
“许多高带宽应用，主要集中在人工智能领域，但也包括高性能计算(HPC)和其他领域，都受到‘芯片边缘’(shoreline)的限制。”Das Sharma表示，“无论是芯片边缘的形态如何，其长度都取决于裸片尺寸。然而，为了满足不断增长的带宽需求，我们只能通过将数据传输速率提高一倍来实现。”
Debendra Das Sharma(来源：UCIe联盟)
经过这些改进，64GT/s模式的误码率(BER)从10-15放宽至10-12。Das Sharma解释说，这并非问题，因为PCIe和USB等外部互连接口通常采用10-12的BER标准，或在启用前向纠错(FEC)后可容忍10-6的BER。这一裕量正可用于提升数据速率。
应DSP提供商的要求，新版规范增加了对连续传输协议的支持。目标是在无线基础设施、无线电和雷达系统中，实现SoC和DSP芯粒之间的不间断数据流。
问题在于ADC频率与链路频率不匹配；此前，这需要两个同步PLL，可能会引入噪声进入噪声敏感电路。新版UCIe将ADC和DAC传输协议映射到现有的“原始模式”，允许链路以与数据生成相同的数据速率运行。
增强的运行时重新校准和L2状态(深度省电状态)有助于节省电量。其他功能包括：有助于管理跨多个芯粒的固件下载；新功能可优先通过边带传输低延迟消息；以及在需要紧急节流或关机时提供帮助的功能。
Das Sharma表示，该标准新功能的优先级将综合考虑其实现的简易程度和实用性。
UCIe是芯粒PHY的首选标准。(来源：Synopsys)
“有些事情的准备时间较长，所以我们当然会努力处理，但有些事情可能还没准备好迎接黄金时段。”他说道，“即使某个功能错过了主要版本，我们也会将其保留……这就是事情的本质——有些事情从时间角度来看比较难处理，有些则比较容易。”
Das Sharma表示，归根结底，这是一个民主的过程。
“最终，这取决于人们愿意投入多少精力，以及需要多少个审核周期。”他说道。
Das Sharma表示，该标准并不与任何特定的发布节奏挂钩；相反，发布节奏反映了会员公司的需求。
作者：Sally Ward-Foxton
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