三星电子 对其在第六代HBM4（高带宽内存）市场的领先地位充满信心，HBM4是人工智能基础设施的关键内存。 三星电子在HBM核心技术元件方面采用了比竞争对手更先进的工艺，因此被认为已达到其最大客户NVIDIA所要求的峰值性能。
具体而言，三星电子决定增大其Core Die 1c（第六代10nm级）DRAM芯片的尺寸。更大的芯片尺寸将同时提升DRAM和HBM4的稳定性。
然而，这一决定不利于盈利，因为它减少了每片晶圆可生产的芯片数量。此外，鉴于1c DRAM的良率仍然只有60%左右，一些人认为三星电子应该尽快升级其工艺。
据业内人士27日透露，三星电子正集中精力提高1c DRAM的良率，同时抢先为英伟达大规模生产HBM4。
HBM4是下一代HBM，预计将于今年正式商用。它将被全面应用于NVIDIA最新的AI加速器Rubin芯片。与上一代产品相比，HBM4的数据传输I/O（输入/输出）端口数量翻了一番，达到2048个，显著提升了性能。
特别是，NVIDIA 一直敦促内存供应商提高 HBM4 的性能标准。最初，JEDEC（联合电子设备工程委员会）将 HBM4 的性能标准设定为 8 Gbps，但内存供应商最近将其提高到 11.7 Gbps，并与 NVIDIA 一起进行了测试。
三星HBM4信心来源
尽管官方的质量测试计划尚未最终确定，但三星电子内部对HBM4的商业化充满信心。一个典型的例子就是12日举行的HBM4量产启动仪式。
当时，三星电子强调：“从 HBM4 开发之初，我们就设定了超越 JEDEC 标准的性能目标”，并且“从量产之初，我们就确保了稳定的良率和行业领先的性能，而无需重新设计”。
这种信心源于HBM4所采用的尖端工艺。三星电子在HBM4核心芯片中采用了领先竞争对手一代的1c DRAM技术。此外，作为HBM控制器的基础（逻辑）芯片采用三星自家晶圆代工厂的4纳米工艺进行量产。这相比SK海力士采用台积电工艺的12纳米工艺有了显著提升。
最初，业界对三星电子的这项技术冒险表示了相当大的担忧。这是因为人们担心，与SK海力士和美光相比，三星电子的良率稳定性可能会显著降低，因为SK海力士和美光在其HBM4芯片中使用了与HBM3E相同的核心芯片（1b DRAM）。事实上，三星电子在1c DRAM研发初期就遇到了良率低的问题。
三星电子的突破在于其1c DRAM芯片尺寸的“增大”。大约在2024年底，三星电子决定对其部分1c DRAM设计进行修改。关键在于保持核心电路的线宽不变，同时放宽部分外围电路的线宽标准，从而降低大规模生产的难度。
根据三星电子内部和外部报告，1c DRAM 容量的扩大产生了两大主要影响。首先，它提高了 1c DRAM 的良率。由于外围电路的实现比以往更加容易，三星电子的 1c DRAM 良率正以相对稳定的速度提升。业内人士估计，截至本月，三星电子 HBM4 1c DRAM 的良率已达到 50% 至 60%。
此外，芯片尺寸的扩大被认为保证了TSV（硅通孔）工艺的稳定性，这对HBM的制造至关重要。与前代产品相比，HBM4由于I/O数量增加，需要在DRAM中设置更多的TSV孔。三星电子的1c DRAM拥有更大的可用面积，从而在TSV布局方面提供了更大的灵活性。这降低了TSV密度，便于散热并确保可靠性。
一位半导体行业内部人士解释说：“据我了解，三星电子已经准备了几项安全措施，例如扩大 1c DRAM 芯片的尺寸，以确保 HBM4 及时实现商业化。”他补充道：“正因如此，HBM4 在公司内部和客户中都受到了良好的反响。”
盈利能力略显不足
然而，一些批评人士认为，与竞争对手相比，三星电子的HBM4盈利能力不足。通常情况下，随着DRAM工艺的进步，芯片尺寸会缩小，从而提高每片晶圆的产量。然而，三星电子用于HBM4的1c DRAM芯片尺寸比最初计划的要大，这不利于其盈利能力。
即使按照目前的标准来看，其良率也必然低于采用与HBM3E相同核心芯片的竞争对手。此外，采用堆叠连接各DRAM的封装工艺（TC-NCF；热压非导电粘合膜）也会从根本上降低良率。
（来源：编译自zdnet）
