一文看懂光芯片

现代数据中心的光互连将电信号转换为光子，通过低损耗玻璃波导和光纤传输光子，然后再将光子转换回电信号。该供应链最好理解为一系列紧密耦合的、对良率高度敏感的加工环节：

(a) 关键元素的获取和提纯，制成半导体级原料；

(b) 加工成化合物半导体衬底；

(c) 原子级构建有源光电层；

(d) 微加工成光子集成电路 (PIC) 和分立器件；

(e) 精密光机封装和光纤耦合；

(f) 电子集成到可插拔或共封装模块中，并进行广泛的测试和校准。

经济效益主要取决于缺陷密度、工艺控制以及亚微米级对准和气密封装的可制造性，而非原材料成本，因为这些因素直接影响整个供应链的良率、周期时间和合格废品率。由于化合物半导体光子学尚未像硅CMOS那样拥有相同的晶圆尺寸、工具标准化和全球分布式代工产能，因此出现了结构缩放方面的限制；结果，新增需求通常表现为交货期延长和利润波动，而不是平稳的产量增长。

铟的上游制约因素是结构性的：目前尚无经济效益显著的原生铟矿，铟主要作为含锌矿石加工的副产品回收，通常来自闪锌矿衍生的锌流。美国地质调查局（USGS）指出，铟主要产自锌矿加工过程中产生的残渣，这进一步表明铟的供应与锌的开采、选矿、冶炼和精炼决策密切相关，而不仅仅是与铟的需求相关。

铟的副产品属性造成了三个相互叠加的供应摩擦：

• 短期内供应弹性有限，因为增加铟的回收量需要在冶炼厂和精炼厂安装相应的工艺流程、试剂和冶金技术，而这些设施可能并不具备，或者在经济效益不佳时可能不会投入使用。USGS《2023年铟年鉴》指出，大多数锌生产商没有配备铟加工工艺流程，这意味着在现有配置下，锌矿石中相当一部分铟无法被回收利用。

• 回收率对残渣化学性质和杂质控制非常敏感：铟富集于特定的中间残渣中（例如，浸出残渣、烟尘、黄钾铁矾类副产品、炉渣），提取路线通常采用湿法冶金（酸浸，然后进行选择性沉淀和/或溶剂萃取和置换），之后再通过电解精炼或区域精炼步骤达到高纯度。

• 用于光子学的铟的供应按纯度划分。半导体和光电子器件对铟的纯度要求高于许多传统应用，因此即使有低品位铟可用，也越来越依赖于能够生产和认证超高纯度金属和化合物的专业精炼厂。

美国地质调查局（USGS）的研究证实了副产品动态，该研究表明铟并不形成原生矿床，主要作为闪锌矿冶炼锌金属的副产品回收。从风险角度来看，这种耦合关系意味着，即使铟在地质上以微量形式存在，光学需求冲击也可能面临瓶颈，因为工业回收能力和激励机制决定了产量。USGS《2023年铟年鉴》估计，2023年全球原生精炼铟产量为1020吨，其中中国预计为690吨（占全球原生精炼产量的68%），这凸显了精炼阶段的集中风险，因为回收回路和提纯能力都集中在这一阶段。

即使在精矿供应充足的情况下，锌精矿贸易流向的变化、精炼厂的投产或政策限制等因素也可能导致残渣处理地点的改变，从而扰乱供应链。同一本年鉴指出，原生铟主要从锌精矿冶炼过程中产生的残渣中回收，强调“瓶颈”不在于矿石的可用性，而在于残渣的处理和精炼。

高性能数据通信和电信光子学通常依赖于含铟的III-V族半导体，特别是基于InP和InGaAs的材料，因为它们支持在单模光纤通信所用波长下高效地产生和检测光。美国地质调查局（USGS）发布的《2023年铟》年鉴明确指出，InP是一种重要的III-V族半导体材料，用于光纤通信激光二极管等光电器件，并指出InP基衬底被用于收发器中的激光器和光电二极管。这一点至关重要，因为即使在将波导和调制器置于硅上的架构（硅光子学）中，激光光源和许多高性能光电二极管仍然经常通过外部激光器或异质集成的方式保持含铟特性，从而在多个技术堆栈中保持铟的暴露。

衬底制造工艺将精炼铟（以及高纯度磷原料）转化为单晶InP晶锭，最终制成晶圆。由于磷在熔点温度下具有较高的蒸气压，InP晶体的生长比硅晶体的生长更为复杂，因此需要采用能够控制蒸气压和热应力的生长方法，以减少位错、翘曲和晶圆破损。住友半导体材料公司在CS ManTech上发表的一篇论文描述了6英寸InP衬底的开发，并比较了包括蒸气压控制的直拉法（VCZ）、垂直梯度冻结法（VGF）和垂直舟式法（VB）在内的InP晶体生长方法，强调了在大直径衬底中控制位错密度、残余应变和晶圆破损的重要性。该论文还指出，VB生长法可用于生产6英寸Fe掺杂InP衬底，其电性能均匀性可与小尺寸晶圆媲美，同时强调了翘曲和总厚度变化（TTV）是影响尺寸缩放的关键可制造性指标。

在晶锭生长完成后，晶圆切割包括切割、边缘研磨、研磨和抛光（通常进行双面抛光以获得高平整度），随后进行清洗和表面处理以进行外延生长。机械脆性是一个持续存在的制约因素：InP 比硅更脆，缺陷引起的裂纹风险会随着晶圆直径、搬运步骤和薄晶圆加工的增加而增加。晶圆尺寸与硅晶圆尺寸的差距在经济上起着决定性作用。硅晶圆代工厂的标准尺寸约为 300 毫米（12 英寸），而 InP 晶圆的直径历来较小，这限制了每次生产的芯片数量，并限制了设备利用率、自动化和统计过程控制方面的规模经济效益。

向 150 毫米（6 英寸）InP 晶圆的过渡正在进行中，但仍处于早期阶段，产能有限。弗劳恩霍夫太阳能系统研究所 (Fraunhofer ISE) 指出，传统的 InP 衬底主要为 2 英寸至 4 英寸尺寸，6 英寸 InP 晶圆是近期才出现的，并探讨了通过 InP-on-GaAs 工艺实现更大直径的方法。相干公司 (Coherent) 宣布推出“6 英寸可扩展磷化铟晶圆制造厂”，旨在为人工智能收发器和 6G 网络制造激光器，并将 6 英寸晶圆定位为提高单套设备产量的转折点；这只是公司的说法，应视为方向性预测，而非独立验证的结果。

Infinera 在 CS ManTech 2025 大会上的演讲也同样将 150 毫米晶圆视为一个规模杠杆，指出将 InP 晶圆直径增加到 150 毫米可以显著提高单片晶圆的良率，从而通过几何缩放和学习效应直接降低成本。

从产能角度来看，晶圆尺寸的转变并非仅仅是“更大尺寸的磁盘”问题；它迫使整个下游生态系统进行重新认证：外延基座、晶圆处理硬件、光刻卡盘、计量工艺以及切割/组装工具都必须适应新的晶圆尺寸、厚度和翘曲分布。因此，规模化生产的时间线更像是半导体节点的迁移，而非简单的资本支出增量。

裸露的InP晶圆在机械和电学上是合适的基底，但缺乏工程化的增益介质或结结构。功能性激光器、调制器、半导体光放大器（SOA）和光电二极管需要外延堆叠：由不同III-V族合金和掺杂浓度的精确控制层组成，通常包含量子阱和独立的限制异质结构，用于设定带隙（波长）、模式限制、阈值电流、斜率效率、线宽和温度敏感性。层厚和成分控制通常在纳米尺度，微小的偏差会非线性地影响器件性能，增加报废风险。这就是为什么外延工艺是一个“高附加值、高脆弱性”的步骤：它耗费大量的设备时间和前驱体材料，而上游的任何错误都可能在光刻开始之前就使晶圆的下游价值付之东流。

用于磷化铟（InP）光子学的工业外延通常采用金属有机化学气相沉积（MOCVD）或分子束外延（MBE）技术，其中MOCVD因其高产能和均匀性而常用于批量生产。该工艺使用危险且需严格控制的前驱体化学物质；均匀性要求稳定的温度梯度、精确的质量流量控制和低污染。在将晶圆送入昂贵的生产线之前，需要进行实时和非原位计量（例如反射率测量、X射线衍射、光致发光、薄层电阻）来验证厚度、成分和掺杂分布。

外延工艺中，面向制造的设计决策既可能简化也可能复杂化供应链。InP激光器通常需要进行再生长步骤（例如，埋入式异质结构）以提高光限制和可靠性。每次再生长都会引入额外的光刻、表面处理和污染风险，如果界面捕获缺陷或再生长选择性失效，则可能成为良率的限制因素。Infinera在其2025年制造展望中，将InP光子制造流程描述为由MOCVD外延以及前端和后端晶圆制造等关键模块组成，强调外延工艺已从结构上融入代工厂的成本和良率模型，而非可选的上游服务。由于外延工艺的“配方”具有高度专有性且与器件密切相关，因此往往集中在少数几家自有晶圆厂和专业外延加工厂，这限制了需求激增时的可替代性。

外延生长完成后，晶圆进入光子器件制造环节，在此环节中，通过光刻、刻蚀、沉积、金属化和平坦化等工艺来定义器件的光学和电学功能。虽然光子器件的制造设备与半导体加工设备类似，但工艺窗口却截然不同。光学性能对侧壁粗糙度、刻蚀深度误差和波导宽度变化非常敏感，因为这些因素会导致散射损耗、耦合效率和相位误差。电学性能则对接触电阻、结漏电流和寄生电容/电感非常敏感，这些因素会限制带宽。此外，化合物半导体的化学成分也与半导体不同（例如，InP刻蚀通常使用氯基等离子体），并且通常使用金基金属化堆叠层，而这些堆叠层在主流硅CMOS工艺中并不常见，这降低了设备共享的可能性，并增加了对专用生产线的需求。

与硅集成电路制造相比，InP 的一个关键优势在于其能够单片集成多种功能。Infinera 强调，InP 可以集成可调谐激光器和半导体光放大器 (SOA)，并能利用电光效应实现高性能调制器，从而提供高射频带宽，将 InP 工艺能力与高速光引擎直接联系起来。这意味着，单个晶圆可以包含多种“器件类型”（激光器、调制器、探测器、无源波导），这些器件具有不同的蚀刻深度、掺杂需求以及热/电学限制，从而增加了掩模数量和工艺复杂性。

工艺复杂性是可以量化的。埃因霍温理工大学的一份详细工艺描述列出了制造 InP 光子集成电路 (PIC) 的“243 个步骤”，并列举了大量的光刻、沉积和刻蚀步骤，这表明 InP PIC 的制造更像是一个成熟但仍然复杂的特种半导体工艺流程，而非简单的组装工艺。同一份文件还描述了使用感应耦合等离子体 (ICP) 对 InP 和 InGaAsP 进行干法刻蚀的方法，所用化学试剂包括 Cl₂/Ar/H₂，并强调了在不同 III-V 族层上实现刻蚀选择性和轮廓控制的必要性。

这种复杂性导致了设施方面的限制。专用化合物半导体光子工厂需要专门的污染控制、化学品处理和工艺技术。硅工厂的设备复用有限，且员工经验也较为集中。因此，新增产能通常需要数年的建设和验证周期，良率提升往往取决于缺陷减少和工艺优化，而非简单的设备安装。

器件结构制造完成后，晶圆必须被加工成可单独使用的芯片。这通常包括晶圆减薄/背面研磨（如有必要）、贴装到切割胶带上，以及通过刀片切割或激光切割进行单片切割。InP 的脆性增加了这一步骤对崩边、微裂纹和边缘缺陷的敏感性，这些缺陷在晶圆探针测试期间可能不会显现出来，但在封装或热循环后会导致早期失效。因此，切割良率取决于机械完整性和电/光学性能，两者都必须得到有效控制。

测试是一个多阶段的过程，并受到光子学物理特性的限制。晶圆电学探测可以验证器件的连续性、泄漏情况以及一些器件特性，但完整的激光器表征通常需要光学接入，对于边发射激光器而言，还需要高质量的端面，而这些端面可能只有在切割或部分分离后才能获得。光子集成电路（PIC）测试可以通过光栅耦合器或测试波导来实现，但由于需要进行光纤对准和功率测量，其速度可能比CMOS电学探测慢，并行度也更低。这使得测试既是良率发现机制，也是吞吐量的限制因素。

良率是核心经济杠杆，因为它将固定的晶圆和晶圆厂成本转化为每个合格芯片的成本。Infinera明确指出，晶圆制造良率是一个学习过程，受缺陷密度驱动，并指出目前最先进的InP晶圆厂良率历来落后于硅晶圆厂，其成熟度大致与老一代硅CMOS工艺相当。同时，Infinera也提供了可靠性和现场数据，表明一旦良率和筛选得到控制，即可达到工业级性能。实际上，良率管理包括：

(a) 缺陷检测和分类；

(b) 关键尺寸和蚀刻深度的参数控制；

(c) 外延均匀性控制；

(d) 通过组装和现场返修的持续反馈，找出潜在缺陷的根本原因。

由于公开报告很少直接披露良率，因此通常通过毛利率趋势、量产爬坡期间的平均售价稳定性以及产品认证的节奏来推断良率的变化轨迹。

光子芯片只有在完成封装、散热、电气接口和光耦合后才能作为可用组件使用。制造过程中的主要挑战在于芯片光模与光纤模式之间的精确对准。单模光纤的模场和纤芯几何形状较小，这意味着对准公差必须在微米级甚至更小，并且耦合效率会随着横向、角度和轴向偏差的增大而急剧下降。一份行业封装概述指出，对于纤芯直径约为 9 µm 的单模光纤应用，机械精度需要达到 1 µm 以内，并描述了在 XYZ 方向上进行主动对准的方法，即在定位过程中保持光源通电并监测耦合功率。

因此，主动对准至关重要。封装部分还讨论了如何利用微定位和激光焊接固定技术实现透镜和光纤尾纤的主动光学对准，并概述了诸如缝焊和氦气泄漏测试等气密性密封方法。对于许多高可靠性应用而言，气密性必不可少，因为湿气、颗粒物和气体逸出都会降低光学元件的性能并改变输出功率。封装概述指出，由于存在气体逸出和光学元件上可能出现冷凝的风险，环氧树脂很少用于高性能气密封装。

封装外形尺寸因性能等级而异。历史上，电信级组件采用“蝶形”气密封装，内部包含热电冷却器 (TEC)、热敏电阻、光电二极管、隔离器和光纤尾纤；数据通信则发展到基于 TO 封装的子组件 (TOSA/ROSA)，进而发展到集成收发器模块。封装概述描述了 TO 封装的气密封装以及后续将对准的封装筒连接起来形成 TOSA/ROSA 组件的过程，表明子组件组装步骤是芯片级光子器件和模块级产品之间的制造桥梁。现代数据中心光器件越来越多地采用多通道和波分复用 (WDM) 架构（阵列、薄膜滤波器、复用器/解复用器和光子集成光学器件），这增加了对准点的数量，也提高了自动化难度。自动化组装必须应对芯片位置、透镜焦距、光纤阵列间距和环氧树脂/焊料收缩等部件间的差异，同时还要在温度变化范围内保持亚微米级的性能。

气密封装的供应是另一个制约因素。陶瓷/金属外壳、科瓦合金本体、玻璃金属馈通、盖子和光学窗口等都需要特定的供应商，在需求高峰期可能会造成交货周期瓶颈。由于封装的可用性会阻碍最终发货（即使芯片供应充足），而且封装通常发生在价值链的后期，此时大部分成本已经产生，因此经济影响可能不成比例。

可靠性认证和筛选进一步增加了复杂性和资本投入。Infinera 报告称，其 InP PIC 技术已通过 Telcordia GR-468 认证，并指出其拥有大量的现场应用经验，报告的 FIT 率极低，同时还采用了 100% 老化测试和筛选流程，旨在防止早期故障。无论具体供应商是谁，这都凸显了一个普遍的行业要求：数据中心级光学器件必须满足严格的寿命和环境稳定性标准，可靠性工程必须成为制造流程不可或缺的一部分，而不是事后考虑的因素。

最终的光学子组件与高速电子元件和机械基础设施集成，形成可插拔收发器模块（或用于板载/共封装的光引擎）。此时，供应链成为光子学和先进电子学的混合体。关键电子元件通常包括：(a) 激光驱动器和调制器驱动器；(b) 跨阻放大器 (TIA) 和接收器前端；(c) 微控制器和用于偏置、温度和安全控制的回路；以及 (d) DSP（或 SerDes/重定时器复合体），用于执行均衡、时钟恢复，以及通常用于 PAM4 链路的前向纠错 (FEC)，或用于相干链路的相干信号处理（ADC/DAC + 高阶调制 + 损伤补偿）。这些电子集成电路采用主流 CMOS 工艺制造，然后封装（通常使用先进基板）并组装到模块 PCB 上，该模块 PCB 通常通过大规模 SMT 生产线生产。

模块级的限制在于测试和校准。与许多电子模块相比，光收发器需要同时在电气、光学和热学领域进行验证。最终测试通常包括光功率、波长/中心频率、消光比或调制质量、接收机灵敏度、应力条件下的误码率 (BER) 以及与主机电气接口要求的符合性。相干模块还增加了额外的测试维度（例如，调制精度和 DSP 收敛特性）。测试时间不容忽视，因为光学测量可能需要稳定化、多温度测试以及使用单位校准常数，而高速误码率测试在低目标误码率下也可能非常耗时。因此，即使上游芯片和组装产能充足，测试能力（设备数量、处理吞吐量和工程时间）也可能成为出货的瓶颈。

共封装光学器件（CPO）通过将光引擎从面板上的可插拔模块移至与交换机专用集成电路（ASIC）、图形处理器（GPU）或其他高带宽电子集成电路（IC）相同的封装内或附近，重新划分了价值链。一篇2025年发布的开放获取综述将CPO描述为将光子集成电路直接集成到电子IC封装内或附近，并强调使用毫米级超短电互连来降低信号处理能耗和重定时需求。该综述还强调了其电气方面的考量：在高频率和高通道速率下，铜互连损耗和板级转换会造成显著的插入损耗，而可插拔架构会在连接器和走线长度上累积大量损耗，从而增加电源和均衡的复杂性。

CPO 从三个根本方面改变了制造流程。1）组装方式从模块制造（PCB + 笼式结构 + 可插拔机械装置）转向先进封装（2.5D/3D 集成、扇出型晶圆级封装、TSV/TGV、玻璃波导和集成耦合结构），正如 2025 年评估报告中所述。2）良率耦合性增强：可插拔收发器不再作为独立可测试和可更换的单元交付，而是光器件良率和电子器件良率耦合在同一封装内；除非实施可靠的“已知良好”策略和分区测试，否则光连接、光纤耦合或 PIC 性能方面的故障可能导致昂贵的电子封装报废或返工。3）测试访问受限：封装内的光引擎更难探测，可能需要内置测试结构、环回路径和新的计量方法。因此，吞吐量瓶颈可能从模块最终测试转移到晶圆级和封装级测试，以及必须与先进封装材料和回流焊工艺兼容的光纤连接工艺。

最终结果并非简单地消除限制，而是重新定位和转变限制。可插拔模块的扩展限制（面板密度、长走线、DSP功耗）得到部分缓解，而先进的封装良率、热协同设计、光纤连接可靠性和现场可维护性则变得更加重要。这种重新分配直接影响到哪些供应商能够获得利润，以及新增资本支出必须部署在哪些方面。

最终部署是将收发器集成到交换机和服务器基础设施中，并通过横跨机架、排和建筑物的光纤网络将它们连接起来。光纤本身是一条特殊的上游链路，具有自身的纯度和制造限制。康宁公司描述了将“烟灰预制棒”固化成固体透明玻璃的过程，其污染物含量以十亿分之一（ppb）为单位进行测量；并描述了拉丝工艺，其中将预制棒放入炉中，以可控的速度拉制光纤，以达到所需的直径。这些步骤至关重要，因为光纤的衰减、色散和机械强度直接限制了链路预算和运行可靠性。

单模光纤规范阐明了光封装公差为何如此严格。ITU-T G.652 标准规定包层直径为 125.0 µm，公差严格；1310 nm 波段的模场直径为 8.6 µm 至 9.5 µm；此外，该规范还设定了极低的最大衰减系数（例如，G.652.B 光缆在 1310 nm 波段为 0.4 dB/km，在 1550 nm 波段为 0.35 dB/km）。这些几何尺寸和损耗目标清楚地表明，该系统的优势（低远距离衰减）与制造工艺的实际情况（亚微米级对准和污染控制）密不可分。连接器和熔接点处耦合效率的任何下降或损耗的增加都会消耗链路裕量，并可能导致更高的激光功率、更激进的 DSP/FEC 或更短的允许传输距离，所有这些都会增加成本和功耗。

在数据中心层面，物理层的性能取决于光模块、光纤类型（单模与多模）、连接器类型（例如，高密度多芯光纤连接器与双工连接器）以及拓扑结构（叶脊式、轨道优化型结构或新兴的GPU级架构）的协同优化。人工智能集群对光模块的需求增长往往倾向于更高的通道速率和更高的单机架光纤数量，这加剧了收发器供应链和光纤/光缆组件（包括连接器插芯、对准套管、抛光和清洁工艺）的压力。其结果是，任何后期环节的限制（例如封装、测试设备、光纤跳线）都可能引发瓶颈，进而影响模块的可用性和定价。

· 容量、成本和风险传递机制（跨领域）

产能扩张受制于最慢且最具可替代性的环节，这些环节通常并非原材料环节，而是专门的转化和组装环节。以下机制主导着规模化行为：

· 副产品原料耦合

铟的供应受锌加工经济效益和现有回收工艺的制约。铟主要从锌矿加工过程中产生的残渣中提取，而许多锌生产商缺乏铟加工工艺，这限制了短期内的供应弹性。精炼产量的集中（例如，预计中国在2023年将占全球初级精炼产量的68%）加剧了精炼阶段的地缘政治和政策敏感性。

· 基材缩放和鉴定

从 2 英寸到 4 英寸，再到 6 英寸 InP 晶圆的过渡，需要对晶体生长过程中的位错、翘曲和 TTV 进行精确控制，并且需要对下游的外延、晶圆厂操作和后端设备进行重新认证。各公司发布的关于 6 英寸可扩展 InP 晶圆厂的公告表明，其战略重点在于几何尺寸的缩小，但由于学习曲线涵盖了整个工艺流程，因此产能爬坡的风险仍然很高。

· 外延能力和工艺知识产权

外延生长是一个高价值、高废品率的工序；工艺配方均为专有技术，设备也均为专用设备。成分或厚度上的微小偏差都可能导致后续工序成本大幅增加，因此外延良率和计量精度是决定材料供应和成本的关键因素。

· 晶圆厂复杂性和缺陷密度

InP PIC 的制造可能涉及数百个工艺步骤；详细的 InP PIC 工艺描述列举了 243 个步骤，这说明了缺陷密度和工艺控制为何对良率起决定性作用。这种复杂性降低了产能复制的速度，并增加了成熟工艺平台的稀缺价值。

· 封装和测试作为限速器

主动对准和气密封装从根本上限制了器件的吞吐量，因为定位和固定需要在实时光学监控下进行，且精度通常在微米或亚微米级别，而气密封装则需要受控焊接和泄漏测试。筛选和老化测试要求进一步增加了时间和设备方面的限制，供应商披露的信息也强调，要实现高可靠性，通常需要进行 100% 老化测试和全面的鉴定流程。

· 架构的改变可以转移瓶颈

CPO技术可以缩短板级电气互连长度，并降低重定时压力，但同时也增加了对先进封装技术的依赖，并将光器件良率与昂贵的电子封装挂钩。这可能会将价值和瓶颈从可插拔模块组装和面板限制转移到与2.5D/3D封装兼容的晶圆级测试、封装级集成和光纤连接技术。

光子学供应链的运作方式与其说是通用电子产品，不如说是特种半导体制造与精密光机组装的结合体。“从始至终”的路径主要由一系列低替代性步骤构成，且这些步骤的良率曲线陡峭：上游副产品限制因素包括铟的回收和高纯度提纯；InP衬底尺寸缩小限制因素包括几何尺寸和质量认证；外延生长限制因素包括原子级工艺控制；晶圆厂的复杂性限制因素包括缺陷密度；封装/测试限制因素包括对准吞吐量和可靠性。这些结构性特征解释了为什么光器件产能难以快速扩展，为什么瓶颈可能出现在原材料下游很远的地方，以及为什么盈利能力对良率、自动化和可靠性认证方面的学习曲线高度敏感，而不仅仅是原材料成本。