WiFi/BT 模组PCB布局别随便放！这几个细节没处理好，信号再强也容易翻车
很多工程师在画 WiFi、蓝牙模组的时候，第一反应是：
只要模组连对、电源供上、天线接上，应该就能工作。
但实际项目里，WiFi 连接不稳定、蓝牙距离短、吞吐率上不去、偶发掉线，很多时候不是芯片选错了，也不是软件没调好，而是 PCB 布局布线阶段就埋下了隐患。
WiFi 和 BT 属于射频通信模块，它既怕干扰别人，也怕被别人干扰。尤其在主板上同时存在 DDR、HDMI、USB、LCD、喇叭、电源模块等电路时，布局稍微不注意，就可能让无线性能大打折扣。
这篇文章就结合实际 PCB 设计中的几个关键点，把 WiFi/BT 模组布局布线讲清楚。
做整板布局时，WiFi 模组的位置不能只看哪里有空间。
DDR、HDMI、USB、LCD、喇叭接口这些位置，往往都是干扰比较明显的区域。比如高速信号会带来高频噪声，喇叭线路可能带来音频干扰，显示和接口电路也容易形成复杂的噪声环境。
所以 WiFi 模组布局时，要尽量远离这些电路和连接座。
简单理解就是：
无线模组要尽量放在“干净”的区域，不要被高速线、电源线、显示接口、音频模块围住。
否则后面即使软件调参、换天线、加屏蔽，也可能只能治标，不能从根上解决问题。
WiFi/BT 模组附近的晶体电路非常关键。晶体和时钟信号一旦被干扰，模块工作稳定性就会受到影响。
晶体布局时有几个基本原则：
第一，晶体尽量和芯片放在同一层。
第二，晶体要尽量靠近芯片放置。
第三，晶体走线越短越好，尽量不要打过孔。
第四，晶体和时钟线要远离干扰源，也要尽量避开天线区域。
第五，晶体和时钟信号需要全程包地处理。
包地不是画一圈铜就结束了，还要配合地过孔。文档中要求，包地线每隔 100mil 至少添加一个 GND 过孔，并且要保证邻层地参考面完整。
图1 晶体的布局与布线
如果是 32.768k 低速时钟，也建议单独走线，并进行包地处理。它虽然频率不高，但属于时钟信号，不能随便和其他线混在一起走。文档中要求，32.768k 包地线每隔 400mil 至少添加一个 GND 过孔。
WiFi/BT 模组工作时，VBAT 电源电流并不小。文档中提到，单天线模组工作电流可达到 600mA 以上。
这意味着 VBAT 电源走线不能太细。
整个供电主回路建议做到 20mil 以上，接入模组管脚的位置，走线宽度尽量和 PIN 脚同宽。如果中间需要换层，至少要使用两个过孔，避免电流集中在单个过孔上，造成压降、发热或可靠性风险。
另外，VBAT 的去耦电容必须靠近模组电源管脚放置。去耦电容离电源脚越远，抑制瞬态电流波动的效果就越差。
还有一个容易被忽略的点：
VBAT 电源线旁边如果有晶体时钟走线，需要用约 10mil 左右的地线进行隔离，避免电源噪声影响时钟。
图2 VBAT去耦电容的放置
WiFi/BT 设计里，天线部分最容易被低估。
天线匹配电路必须靠近天线座放置，天线走线通常按 50Ω 阻抗控制。根据实际叠层情况，也可以采用隔层参考，但核心要求不变：参考地必须完整。
天线线下方不允许有其他信号线或电源线。因为天线走线不是普通连接线，它是射频能量传输路径。下方如果有其他线，就可能破坏阻抗环境，增加损耗和干扰。
天线走线还要注意几个问题：
不能太长。
不能有分支。
尽量不要换层。
周围需要多打地过孔。
转弯时不要使用直角，要用弧形走线。
天线线越长，能量损耗越大；分支越多，阻抗越不可控；换层越多，射频路径越复杂；直角转弯也容易造成局部阻抗不连续。
图3 天线走线示意图
如果是 2×2 MIMO 天线接口，还要额外考虑两个天线之间的位置关系。两个天线要尽量拉开距离，避免互相干扰；在结构允许的情况下，可以考虑垂直放置，减少天线之间的耦合影响。
模组电源部分还有一个很典型的细节：电感后面的走线不要直接进模组电源脚。
文档中明确要求，走线经过电感出来后，应先经过电容，再进入模组电源管脚。
这个顺序很关键。
电感负责电源滤波和隔离，电容负责就近提供瞬态电流、降低电源噪声。如果走线顺序不合理，电容没有真正靠近电源输入点，滤波效果就会变差。
所以布局时不能只看电感、电容有没有放上去，还要看电流路径是否正确。
图4 功率电感走线示意图
很多无线模组下面看起来有空间，一些工程师会想顺手从下面穿几根线。
但这在 WiFi/BT 模组设计里并不推荐。
文档中要求，模组下方第一层应保持完整的地，不要有其他信号走线。
原因很简单：
完整地可以提供稳定的参考面，有利于屏蔽、回流和降低干扰。如果模组下方被其他信号线切开，或者参考地不连续，模组附近的电磁环境就会变复杂，最终可能影响无线性能。
图5 功率电感走线示意图
WiFi/BT 模组常见接口里，SDIO 也是重点。
SDIO_D0-D3、SDIO_CMD 和 SDIO_CLK 这 6 根线，尽量保持平行等长。文档中要求，走线长度差控制在 ±25mil 以内。
同时，相邻层要远离其他电源和时钟走线，尤其 SDIO_CLK 需要全程包地处理。
很多人只关注天线和电源，却忽略了 SDIO。实际上，SDIO 是主控和无线模组之间的数据通道，如果走线长度差过大，或者时钟线被干扰，也可能导致通信异常、速率下降，甚至出现不稳定问题。
WiFi/BT 模组的 PCB 设计，不能只看“有没有连通”。
真正影响无线性能的，往往是这些细节：
模组是否远离干扰源；
晶体是否靠近芯片并做好包地；
VBAT 电源路径是否足够宽；
去耦电容是否靠近电源脚；
天线走线是否短、直、无分支；
天线参考地是否完整；
电感、电容、电源脚的路径是否正确；
模组下方是否保持完整地；
SDIO 时钟和数据线是否按规范处理。
这些细节单独看都不复杂，但如果前期布局时没有规划好，后期调试就会非常被动。
所以 WiFi/BT 模组设计的核心不是“能不能放下”，而是要从一开始就给射频、电源、时钟和参考地留出干净、稳定、可控的环境。
无线性能好不好，很多时候从 PCB 布局那一刻就已经决定了。
END
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