事关HBM4良率和D1d工艺，三星披露存储核心技术研发新进展

6月30日，三星电子首席技术官兼半导体研究所所长在DS器件解决方案部门内部经营说明会上，披露了两项存储核心技术研发最新进度，分别覆盖下一代AI高带宽内存HBM4E与第七代10纳米级DRAM工艺D1d。

针对HBM4E产品研发进展，该高管现场透露，当前产品可靠性测试良率已经提升至70%以上。行业通用评判标准中，良率达到80%及以上才会被视作工艺定型、具备稳定量产条件的成熟良率门槛。结合产品所处阶段来看，HBM4E现阶段仍处在可靠性验证送样阶段，尚未进入规模化量产爬坡周期，70%以上测试良率被产业链视作关键信号，意味着整套堆叠、封装与测试工艺开发已经进入收敛稳定区间，后续良率提升节奏有望持续加快。

公开的产品路线图显示，三星今年2月已实现行业首款HBM4批量对外出货；5月29日正式对外发布12层堆叠规格HBM4E完整技术参数，并向全球头部AI芯片客户批量寄送工程样品。

产品定位清晰区分两代迭代产品，HBM4配套英伟达下半年落地的Vera Rubin AI加速芯片，性能升级款HBM4E则规划供货英伟达明年推出的Vera Rubin Ultra新一代算力硬件。12层HBM4E依托第六代1C DRAM工艺制造，引脚速率基础14Gbps、最高可拓展至16Gbps，带宽、散热与能效指标相比HBM4实现全面优化，专门适配超大模型训练、高密度数据中心等高性能计算场景。

同一场内部会议中，三星高管同步介绍下一代DRAM制程研发进度。10纳米区间第七代DRAM工艺代号D1d，企业内部评估该套工艺在技术竞争力层面已经形成领先同行的优势，项目时间节点明确，目标在2026年11月完成生产准备认证，即行业通用的PRA流程。PRA认证是DRAM工艺从研发转入量产筹备的核心前置环节，认证通过后企业将正式启动量产设备批量导入、洁净产线改造、大批量工艺试产等工作。

资料显示，D1d为三星规划的第七代DRAM节点，线宽落在10至11纳米区间，相比当前商用主流第六代1C DRAM进一步完成微缩，采用全新单元架构搭配配套GAAFET晶体管方案，单位晶圆存储密度、功耗控制能力同步优化，未来将作为下一代HBM5系列高带宽内存的底层存储晶圆。

现阶段三星仅在内部经营会议披露上述研发指标与时间规划，未对外发布官方完整公告，暂未公布HBM4E量产落地时间表、D1d工艺详细设备采购规划与新增产能规模。