AMD发布第六代EPYC 9006系列服务器处理器，代号“Venice”，并将其定位为下一代AI数据中心平台的CPU基础。随着AI负载从大模型训练和推理扩展至企业智能体、检索、数据库与工具调用，AMD认为CPU已不再只是GPU的配套组件，而是负责数据流动、系统编排、网络、存储与安全控制的核心计算引擎。这一调整意味着，数据中心扩容将从单纯增加GPU，转向CPU、GPU、内存、网络与软件协同升级。
Venice以2纳米制程强化AI主机节点
Venice采用“Zen 6”架构和台积电2纳米制程，最高可提供256个核心、512个线程，支持最多16通道DDR5内存、传输速率最高12.8 GT/s的MRDIMM以及PCIe 6.0连接。高核心密度适合并行运行大量企业智能体，高频型号则面向AI主机节点，负责持续向GPU加速器提供数据并处理调度、检索和输入输出任务。
AMD将Venice与英伟达Vera CPU直接比较，强调单核心性能、机架吞吐量和单位功耗可承载的智能体数量。不过，相关领先幅度主要来自AMD内部测试、建模和公开规格推算，实际表现仍会受到软件栈、内存配置、系统功耗及具体工作负载影响，仍需第三方基准和客户部署结果验证。
CPU路线延伸至2030年，保持年度更新节奏
AMD计划在2027年推出Venice的后续产品“Verano”，重点提升AI主机节点的每瓦与每美元性能，并通过LPDDR等低功耗内存技术缓解大型AI集群的数据传输和能耗压力。需要说明的是，部分媒体报道使用“Verona”写法，而AMD官方资料公布的代号为“Verano”，本文采用官方名称。
2028年，AMD计划推出基于“Zen 7”架构的Florence、Ferrara和Fidenza处理器，进一步提高计算密度、能源效率和系统成本竞争力；基于“Zen 8”的Ravenna平台则计划于2030年推出。AMD同时承诺在CPU、GPU、网络和机架级AI系统之间保持年度产品更新，使不同组件能够按统一节奏演进。
Helios将竞争焦点从芯片推向整机架
AMD的目标并非只销售单颗服务器处理器，而是以Helios机架级AI系统建立完整平台。Helios把18颗Venice CPU、72颗Instinct MI455X GPU、Pensando网络、ROCm软件、供电和冷却纳入统一设计，用于前沿模型训练、推理和大规模智能体部署。
机架级设计的意义在于，AI系统性能越来越受数据移动和互连效率限制。即使GPU算力持续提高，CPU主机、HBM容量、扩展网络或软件调度中的任一环节不足，都会降低加速器利用率。AMD通过CPU、GPU和网络共同设计，试图在英伟达高度集成的平台之外提供基于开放标准的替代方案。
制程、封装与互连成为共同优化对象
苏姿丰表示，AI芯片复杂度持续上升后，性能提升已不能只依赖增加晶体管数量，还需要同时优化制程技术、封装、芯粒互连、内存架构和系统设计。AMD将继续与台积电合作，在未来CPU与GPU平台中采用领先制程，并使用SoIC-X、CoWoS-L等先进封装技术，把不同计算芯粒和高带宽存储器整合到更高密度的系统中。
这一路线也说明，先进封装正在从后端制造环节转变为产品架构的一部分。芯片设计企业需要在早期共同规划计算芯粒、I/O芯粒、内存和互连，才能平衡带宽、功耗、良率与成本。未来服务器平台的竞争，将更多取决于整套系统能否稳定量产，而不仅是单一CPU或GPU的峰值参数。
产业观察：x86生态仍是AMD的重要筹码
面对英伟达自研CPU和Arm服务器平台扩张，AMD强调x86仍广泛存在于企业资源规划系统、数据库、虚拟化和业务应用中。这种软件兼容性可降低企业导入AI智能体时的迁移成本，使现有业务系统与新增GPU基础设施更容易整合。
不过，AMD能否把处理器路线图转化为更高的数据中心份额，仍取决于Venice供货规模、Helios生态成熟度、ROCm软件兼容性，以及机架级系统在实际推理成本和运维效率上的表现。从产业趋势看，AI基础设施正进入“均衡扩容”阶段：GPU仍是核心算力来源，但CPU、内存、网络与封装将共同决定整套系统的有效吞吐量。
原文标题：AMD redraws server chip strategy as AI workloads evolve
原文媒体：DIGITIMES
