台积电在埃米级（2 纳米以下）最先进制程 A16（1.6纳米） 上率先确立了背面供电技术优势，在竞争中领先一步。背面供电技术的出现，旨在解决传统芯片中供电路径与信号路径混杂在同一空间所导致的瓶颈问题。
据 etnews 报道，台积电已成功开发并验证了业界首个采用 “超级电源轨（SPR）” 背面供电方式的埃米级 CMOS 平台 A16。此次成果的核心在于，完整保留了现有 N2P（N2 改良版）制程的栅极密度与设计灵活性（NanoFlex）。
在传统半导体芯片中，电力布线（供电）与信号布线均设置在芯片正面。然而随着制程微缩化，两种布线在狭小空间内相互干扰，导致布线拥堵加剧，以及因电阻增加而产生的电压降（IR Drop）问题。
为解决这一问题而采用背面供电技术，需要对晶体管布局方式或单元结构进行大幅调整。制程越微缩，该问题就越严重，而为了从芯片背面供电，通常不得不放弃部分既有的单元库和设计经验积累。
台积电采用的方案是：将供电路径完全分离至芯片背面，并通过专用触点（VB）直接向每个晶体管的源极和漏极供电。在此过程中，正面的栅极结构、单元尺寸及布局面积几乎未作改动，从而得以保持与现有设计的兼容性。
性能提升幅度也十分明显。与 N2P 相比，在相同功耗下速度可提升 8％～10％，或在相同速度下功耗可降低 15％～20％。芯片密度同样提高了 8％～10％。业界评价认为，该技术尤其适用于需要复杂信号路径与高密度电网的 AI 及高性能计算（HPC）芯片。A16 制程预计将于今年第四季度开始量产。结合台积电此前技术论坛公开信息，A16制程（搭载SPR超级电源轨背面供电技术）规划的量产时间为2026年下半年，与本次报道的第四季度量产时间基本吻合，技术落地进度明确。
在率先实现背面供电商用化的英特尔方面，其 “PowerVia” 技术在测试阶段曾通过调整引脚数量、放宽金属间距等方式改动现有单元构成，并对单元架构进行了重新设计。据悉，三星电子也正在 SF2 制程中推进背面供电技术的引入，但很可能会采取与英特尔类似的路径。
业界相关人士表示：“该成果是一项能够在像 AI 加速器这样需要同时兼顾功耗与性能的产品中，减轻设计负担并提升效率的技术”，“在埃米级时代，制程技术与设计生态两方面的技术竞争都将日趋激烈”。
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