晶圆代工龙头台积电先进封装技术暨服务副总经理何军昨日（11日）表示，随着AI对算力需求持续攀升，3D IC、CoWoS及SoIC等先进封装技术正快速升级。台积电5.5倍光罩尺寸的CoWoS已实现量产，良率稳定超过98%，部分产品甚至达到99%；预计到2029年进一步推进到14倍光罩尺寸。与此同时，公司持续推进SoIC混合键合技术，目标在2029年挑战4.5微米键合间距。
OCP亚太峰会（2026 OCP APAC Summit）昨日开幕，何军以“推进3DIC技术、驱动AI创新”为题发表主题演讲。他表示，自己从上世纪90年代就投身封装产业，当时还谈不上“先进封装”；但即便以最乐观的想象，也想不到近几年产业会出现如此指数级增长，CoWoS甚至成了台湾地区家喻户晓的名词。他笑称，如自我介绍已经很简单：“嗨，我就是搞CoWoS的那个人（I'm the CoWoS guy）。”
何军指出，推动3D IC与CoWoS快速成长的核心动能就是AI的演进。AI对算力的需求几乎没有止境，迫使产业不断突破技术与工艺极限，也让台积电必须重新审视技术开发与量产方式。
在先进封装技术方面，何军指出，目前CoWoS及2.5D封装平台仍在持续升级。核心架构除了采用最先进制程的逻辑芯片外，还将通过SoIC混合键合技术垂直堆叠多颗芯片，以实现更高效率的计算。
何军笑称，自己每天管理先进晶圆制造，就像在经营“全球最大的在线交友服务”：客户会给出复杂的算法，要求台积电为每一颗晶粒寻找最合适的“灵魂伴侣”，再通过全球制造网络把晶粒收集、组合并准时交付，从而进一步提升系统性能。
随着AI客户对算力要求不断提高，封装尺寸也持续放大。何军表示，台积电目前已进入5.5倍光罩尺寸CoWoS的高量产阶段；在多家AI客户的产品上，良率能稳定维持在98%以上，有时甚至达到99%。台积电将保持每年推出新一代CoWoS技术的节奏，持续扩大先进封装能力，预计到2029年进一步推进至14倍光罩尺寸。
除了CoWoS持续放大尺寸外，SoIC也在朝更高密度的3D IC架构发展。何军表示，SoIC借助混合键合技术，可提供超过50倍的互连密度，以及5倍的能效；目前6微米混合键合间距已进入高量产，预计2029年进一步缩小到4.5微米，并具备A14堆叠A14的能力。
何军指出，在特征复杂度大幅上升的情况下如何稳住良率，已成为3D IC技术持续推进的基本要求；异质集成也带来新的挑战。这也是为什么“系统技术协同优化”（STCO）变得越来越重要：当CoWoS封装尺寸不断放大，仅从器件层面做开发与验证已不足以应对系统需求，必须把芯片、封装以及整个系统的条件一并纳入考量。
科普：CoWoS
CoWoS 是台积电的 2.5D、3D 封装技术，可分成「CoW」和「WoS」来看。
CoW（Chip-on-Wafer）是芯片堆栈，WoS（Wafer-on-Substrate）则是将芯片堆叠在基板上，所以 CoWoS（Chip-on-Wafer-on-Substrate）的意思是把芯片堆叠起来，再封装于基板上，最终形成 2.5D、3D 的型态，可减少芯片的空间，同时减少功耗和成本。
CoWoS 是先将逻辑芯片与 HBM（高带宽内存）安装在硅中间层（Interposer）上，透过中间层内部微小金属线来整合左右不同芯片的电子讯号，同时经由硅穿孔（TSV）来连接下方基板，将讯号导向下方，最终透过金属球（bumps）与外部电路衔接。
其中，CoWoS 技术又分成 CoWoS-R、CoWoS-L 和 CoWoS-S 三种技术，因中间层材质不同，成本也不同，客户可依据自身条件选择要哪样技术。
目前成本最高的是CoWoS-S，因为其中介层采用「硅」（Sillicon），也是主流方案，如NVIDIA H100、AMD MI300都使用CoWoS-S。 然而，CoWoS-S因使用高纯度硅材与TSV制程，加工难度大，且中间层面积受曝光机台限制，封装尺寸上限大约为2,500平方毫米。
▲ CoWoS-S。 （Source：台积电，下同）
CoWoS-R 采用InFO中用到的互连技术，其中介层使用RDL（重布线层）来连接小芯片之间，支持弹性封装设计，适合对成本较为敏感的AIASIC应用、网通设备或边缘AI。
▲ CoWoS-R。
至于CoWoS-L成本介于CoWoS-S、CoWoS-R之间，中间层使用LSI（局部硅互连，Local Silicon Interconnect）和RDL，即局部区域以硅中间层串连芯片，其他区域用RDL或基板，实现密集的芯片与芯片连接，支持高达12颗HBM内存的堆叠应用，可说结合CoWoS-S和CoWoS-R/InFO的技术优点。
▲ CoWoS-L。
台积电高效能封装整合处处长侯上勇在Semicon Taiwan 2024 专题演讲中提到，由于顶部芯片（Top Die）成本非常高，CoWoS-L 是比 CoWoS-R、CoWoS-S 更能满足所有条件的最佳解，因此会从 CoWoS-S 逐步转移至 CoWoS-L，并称 CoWoS-L 是未来蓝图要角。
有趣的是，也有人认为CoWoS-L意思是Large，专为超大型AI训练平台与高集成度应用而设计，延续CoWoS-S架构，但进一步突破硅中间层尺寸限制，开发可支持超过2,500平方毫米的超大面积中间层技术。
▲ CoWoS 技术路线图
CoWoS「面板化」！ 解决成本、大尺寸芯片翘曲问题
了解CoWoS的技术分支后，接着来聊聊CoPoS和CoWoP。
由于AI芯片越来越大、设计越来越复杂，传统的圆形晶圆在面积利用率和封装效率逐渐受限，因此开始走向「以方代圆」，以面板（Panel）取代晶圆（Wafer），将芯片排列在矩形基板上，最后再透过封装制程连接到底层的加载板上，让多颗芯片可以封装一起，也就是所谓的「CoPoS」（Chip-on-Panel-on-Substrate）。
▲ CoPoS 示意图。 （Source：亚智科技）
CoPoS 是将芯片排列在方形「面板 RDL 层」，取代原先圆形的硅中间层，强化不同导电层与材料间的电路互连布局，提升面积利用率与产能。 此外，因导入玻璃或蓝宝石等新材料，方形尺寸可进行多颗芯片封装、整合不同尺寸芯片，同时支持更大光罩、缓解芯片越大越明显的翘曲问题。
业界分析，CoPoS是CoWoS-L或CoWoS-R的矩形变形概念，将传统300毫米硅晶圆改为方形面板设计，尺寸310×310毫米、515×510毫米或750×620毫米等，目前供应链研发方向皆以台积电释出的规格为主。 不过 CoPoS 初步尺寸选定采用 310×310 毫米。
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