SK海力士，发布TPU

随着人工智能 (AI) 的普及，数据中心的性能瓶颈转移到了内存和存储层，SK 海力士推出了“H-TPU（Hynix-Transaction Processing Unit）”架构，该架构通过按功能拆分处理器来最大限度地提高效率，从而克服了笨重的通用中央处理器 (CPU) 的功耗和面积限制。

SK海力士SoC设计副总裁具仁宰于2026年12月12日在仁川松岛会议中心举行的国际SoC大会（ISOCC）上发表了题为“从SSD控制器到AI内存SoC：智能内存系统的SoC架构演进”的主题演讲。

在当天的演讲中，顾副总裁首先谈到了人工智能数据中心面临的结构性限制。

他指出，“虽然 GPU 性能和 PCIe 带宽每一代都翻了一番，但 SSD 控制器内部的通用 CPU 频率和控制能力已经达到极限，无法跟上发展步伐。”

传统的单芯片CPU架构难以处理存储控制所需的100多个详细功能。过去，为了提升性能，人们不加区分地增加CPU核心数量，但这会导致严重的功耗浪费和不可预测的流水线延迟。

为了克服此类 CPU 的局限性，SK 海力士推出了自主研发的超轻量级事务专用处理器“H-TPU”作为解决方案。

H-TPU并非执行AI计算的张量加速器，而是一款专用于控制SSD数据平面和处理事务的可编程处理器。其关键特性在于摒弃了依赖单个大型通用CPU的传统方法；相反，它将控制功能细分，并将处理器分解为功能单元，分布在数十个小型TPU集群中。

“H-TPU采用了简洁的四级流水线，不包含超标量或乱序执行单元，”副总裁Koo解释说。“它的面积只有通用CPU核心的1/25左右（约占CPU总面积的4%），功耗也只有通用CPU核心的1/25左右（约占2.5%）。”

他补充道：“只有与特定任务相关的功能模块，如写入、操作等，以及未使用的模块才会切换到最小功率模式，从而大幅节省控制器的总功率。”

这种 H-TPU 结构将引领未来迈向硬件自动化 (HWA) 阶段。

在HWA架构中，存储控制中一些简单但耗时的任务——例如重复的命令处理、数据地址查找和临时存储复制——完全由专用硬件电路自动处理。相反，CPU和H-TPU则接管并仅处理高级任务，例如异常错误情况或关键策略决策，从而最大限度地提高系统效率。

通过这种方式，该政策旨在保证整个系统具有确定性和可预测的完成时间。

此外，SK 海力士预计，以 H-TPU 为中心的控制器创新与作为下一代存储器出现的“HBF（高带宽闪存）”相结合，将产生强大的协同效应。

AI 推理环境具有极强的以读取为中心的特性（WORM），读写比可达约 300,000:1。HBF 是一种新型存储半导体，它将 NAND 的物理容量与高带宽服务架构相结合，适用于此类推理环境。

Koo副总裁表示：“当AI编译器和运行时将预先确定的计算数据流传递给HBF SoC时，HBF SoC会预先执行缓冲区管理和缓存预取。这使得NAND的物理访问延迟完全隐藏在计算时间之后。”

他进一步强调，“控制器将在整个服务路径中保留请求上下文，以将 NAND 闪存容量转换为实际的‘AI 内存资源’。”

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