HIPI STAR

传统3DIC多为芯粒（Die）间的粗粒度堆叠，架构上以Block Level（功能模块级）为最小划分粒度，物理互连依赖Interposer（中介层）或微凸点实现Die间信号传输。

τ定律导向的逻辑折叠芯片，差异集中在架构与物理互连两个维度：

架构层面，堆叠粒度可下探至Instance Level（标准单元级），逻辑门、寄存器电路可跨上下Die分割与贯穿部署，对应签核分析需支持跨Die标准单元路径的完整计算，而不止于模块间接口检查。

物理层面，采用高密度Hybrid Bonding（混合键合，HB）实现Die-to-Die直接键合，不再依赖中介层转接。当前逻辑芯片的HB键合间距已达1.5μm，与片内金属连线相当，演进目标0.7μm；而海外主流方案仍停留在约6μm。通过HB传输的信号不再只局限于数以千计的低频信号，而是远超十万计的各种频率信号。制造工艺代际差距叠加传输信号剧增，随之而来的跨Die耦合电容、TSV垂直互连RC/RLC效应，其所需的运算精度和软件容量，是传统2D签核工具平面化建模框架难以覆盖的。

签核环节的核心工程挑战可归纳为五个维度：

维度一，寄生参数高精度提取。上下Die间耦合电容、HB互连RC特性、TSV的RLC效应均需三维场求解。GloryEX以晶圆厂硅实测数据标定3D工艺模型，支持F2F（面对面）、F2B（面对背）、B2B（背靠背）各类堆叠拓扑，Hybrid Bonding连接数可达亿级规模建模。

维度二，跨Die时序签核。关键路径跨越多颗Die，传统2D STA基于单Die平面假设，无法精确分析跨Die信号传播时延；TSV延迟、HB互连RC延迟、跨Die耦合电容引起的串扰影响，均需原生3D时序签核能力。行芯时序签核工具支持跨Die路径延迟计算，并将RC提取、IR-Drop分析结果与时序引擎联动，完成逻辑折叠场景下的时间约束完整验证。

维度三，电源完整性与功耗分析。电源网络跨多层Die，垂直贯通供电路径带来2D设计中不曾有过的IR-Drop、电迁移风险及功耗耦合。GloryBolt原生适配WoW/CoW架构，支持任意数量与形式的堆叠结构，完成跨Die电迁移、静态/动态IR-Drop、Power Ground校验；GloryWatt分层功耗建模输出多层Die精细化功耗分布与瞬态时间切片数据，为热电耦合提供热源输入，支撑PPA评估与热风险预判。

维度四，热-电耦合效应。3D堆叠使热量沿垂直方向积聚，散热路径由平面传导转为纵向传导与横向扩散的复合路径；局部热点形成温度梯度，温度又反过来影响RC参数，进而影响时序与电源完整性，形成热-电耦合闭环——这是2D设计中可忽略、3D场景中不可回避的效应。行芯正将电热耦合分析纳入签核流程，建立温度感知的RC提取与电源完整性验证能力。

维度五，设计早期风险预判。项目迭代周期短，签核阶段暴露问题修复成本极高。GloryGrid把签核沉淀的电源完整性Know-How左移至Power Planning阶段，使架构设计期即可识别并规避电源网络潜在风险。设计左移（Shift-Left）的本质，就是把签核验证能力前置为设计过程中的风险预判能力。

τ-Aware签核框架的核心洞察可以一句话概括：在τ=RC的约束方程中，RC不再是后端验证的“结果”，而是贯穿芯片设计全流程的“通用语言”。

传统EDA流程里，RC提取是链条末端的一个环节——版图完成之后PEX工具跑一遍，输出SPEF/DSPF网表给时序、功耗、电源完整性等下游工具使用，各工具各自读取、各自计算，结果之间没有数据耦合。此时RC的角色是“终点”，使命是把物理版图翻译成电路仿真能理解的语言。

但在τ定律框架下，τ=RC的物理含义是：信号时延由电阻和电容共同决定。当芯片从二维平面扩展到三维立体，RC参数不再只是版图的“翻译产物”，而是直接决定芯片能否在目标频率工作、电源网络能否稳定供电、跨Die路径是否满足时序约束。RC从“终点”变为“枢纽”——向上游延伸至架构设计阶段，向下游贯通时序、功耗、电源完整性、电热耦合全链路，GloryEX提取的RC数据被所有下游工具共享，并进一步向制造端反馈工艺偏差信息。

贺青打比方说：传统2D设计的数据流像一条单向高铁，信息流线性且可控；而逻辑折叠芯片场景下的数据流复杂度接近城市综合交通枢纽，多工艺、多团队的数据在此交叉耦合。

国际主流的先进工艺演进路线以EUV极紫外光刻为核心底座，可在单Die平面内持续推进几何缩微——晶体管沟道长度缩短、金属线距缩小、单位面积晶体管密度提升。这条路线对EDA签核工具的要求是：在越来越小的物理尺度上保持单Die内部RC提取精度，核心挑战是工艺波动建模与先进器件效应表征，但技术收益回报率已接近瓶颈。

国产工艺走出一条差异化分叉演进路径。7nm之后，受EUV等先进设备与工艺获取条件制约，单Die平面内的几何缩微无法持续推进，产业转而通过三维堆叠乃至逻辑折叠实现弯道超车。这意味着一颗芯片不再由单一晶圆厂的单一工艺节点独立完成，而是要把多片晶圆、多厂工艺、多类器件通过高密度HB键合堆叠。对签核工具而言，核心挑战从“单Die内精度够不够”变成了“多Die之间耦合准不准”。

这种差异直接牵引了签核工具的技术走向：

第一，求解对象的维度跃迁。传统签核工具求解的是“一个平面内的RC网络”，2D工具即使做3D适配，也只能把跨Die耦合做集总近似，无法处理三维空间中的边缘场、散射场与工艺效应的空间非均匀分布。

第二，数据来源的异构性。国际路线下，单Die工艺数据来自单一晶圆厂，PDK格式统一；国产分叉路径下，上下Die可能来自不同晶圆厂，各家PDK的命名规则、单位精度、保密层级各不相同。签核工具必须从“单源数据读取器”升级为“多源数据融合引擎”——这不仅是格式转换，更是物理语义对齐。行芯GTF（Glory Tech File）统一融合机制，本质就是把不同Foundry的异构工艺数据映射到同一套物理求解框架下。

第三，验证闭环的复杂度。国际路线下，签核结果可通过晶圆厂硅测试数据直接对标；国产分叉路径下缺乏标准化对标手段，签核工具必须建立“自洽性验证”体系，在缺少直接硅数据对标的情况下，通过物理一致性约束与交叉校验来保证精度。

贺青指出，正是国产工艺分叉路径带来的多Die、多厂、多物理场耦合需求，把行芯从“单Die精确建模”推向“多Die耦合求解”，从“2D工具增强”推向“原生3D架构”。“这不是我们主动选择的战略方向，是产业现实把签核工具推到了必须做原生3D的位置。”

τ-Aware工具框架的“双向拓宽”，核心逻辑是把τ=RC的精度约束，从传统的“流片前终点验证”扩展为“贯穿设计全流程的持续度量”。

向左——架构设计初期。芯片缺陷修复成本随设计流程后移呈指数增长，签核阶段才暴露的问题往往代价极高。若在Power Planning电源规划、Floorplan布图规划阶段即可识别潜在风险，设计人员便可通过调整电源拓扑、增加去耦电容、优化模块布局等低成本方式规避。

向右——制造良率优化。签核工具提取的RC参数与验证结果可反向输出给制造端，用于工艺窗口优化与良率提升。行芯也在探索将签核级精度数据与晶圆厂测试数据关联，建立“设计—制造”反馈闭环，让签核既是设计的终点，也是制造改进的数据起点。

贺青表示：“在国内产业界，我们应该是首个在逻辑折叠芯片场景完成签核能力左移演化落地应用的企业。”

这正是行芯从签核环节切入、逐步向前后双向延伸的战略逻辑：不是简单地把工具越做越多，而是围绕RC这个核心数据语言，与生态伙伴一道构建从架构阶段到流片前、乃至制造反馈的τ-Aware工具框架的全链路能力。

传统签核赛道，Synopsys、Cadence、Siemens EDA三大国际厂商凭借数十年技术积累与晶圆厂认证壁垒占据主导。国内EDA单点工具已实现突破，正加速构建全流程能力，整体工具成熟度仍存在差距，但在部分关键场景性能已具备优势。

3DIC签核属于边界尚未完全定型的新兴赛道，机遇与挑战并存。

挑战在于：3D堆叠的物理复杂度已超出传统2D签核理论框架，国际巨头同样需要底层重写物理求解引擎；同时巨头具备更强的研发投入与更广的晶圆厂合作网络，在工艺获取、认证流程上继续保持优势。

机遇在于：τ定律导向的细粒度逻辑折叠路线，与海外主流的几何缩微路线侧重点不同；受产业现实条件推动，国内已较早开展τ路径工程落地。贺青认为：“至少我们在这条全新范式上完成了率先工程落地，沉淀了宝贵的实践经验。”

贺青同时客观指出，国际竞争对手同样可以基于先进工艺向τ方向演进。“这不是一座独木桥，而是一条更为宽广的路。”国产EDA若要取得局部领先，仍需持续研发投入与全产业链协同。

τ-Aware工具框架要真正成为τ定律时代的EDA基础设施，最大的挑战不在于单点技术突破，而在于标准与生态的系统性建设。

其一，设计标准体系尚未建立。现有EDA标准均基于2D平面假设，缺乏对3D堆叠拓扑、HB键合接口、跨Die时序约束的原生支持。τ-Aware框架需在既有标准之上扩展3D原生数据格式，或推动全新标准制定，但这涉及晶圆厂、EDA厂商、设计公司多方协调，推进速度受制于产业共识的形成节奏。

其二，跨厂数据协同规范缺位。多Die可能来自不同晶圆厂，各厂PDK格式、保密层级、交付接口各不相同，行业缺乏统一的数据交换协议。行芯GTF虽在工程层面解决了部分问题，但本质仍是“适配层”；要从根本上解决，需晶圆厂之间就跨Die耦合数据的交付范围、精度等级、保密边界达成行业级规范。

其三，工具链互操作性壁垒。τ-Aware框架的核心理念是建立全链路“通用货币”，要求前端架构、物理实现、签核乃至制造端测试工具都能读写同一套数据格式。当前各EDA厂商格式互不兼容，数据流转依赖定制化接口；推动行业采纳统一规范，意味着打破厂商各自为政的生态格局。

其四，设计用户生态培育。3D签核不只是工具升级，更是设计方法论的变革。设计公司需从2D思维转向3D思维，在架构早期就考虑Die划分对时序、功耗、散热等的影响。这种转变需要长期培训、案例积累与流程磨合，而生态培育周期往往长于技术开发周期。

其五，晶圆厂认证与工艺获取。签核工具的核心竞争力在于晶圆厂认证，行芯GloryEX已获国内头部晶圆厂认证，但逻辑折叠芯片涉及多厂工艺，每新增一家晶圆厂合作都需重新完成数据对接、模型标定、精度验证；在国际晶圆厂合作受限背景下，国产EDA的认证网络建设面临现实壁垒。