在SoC（System-on-Chip）设计中，时钟设计是核心且极具挑战性的任务，直接影响芯片的性能、功耗、可靠性和可测试性。一个稳健的SoC时钟架构需要综合考虑多种因素。
核心目标。功能正确性： 确保所有模块在正确的时钟沿工作，满足时序约束。高性能： 提供满足关键路径需求的时钟频率，最小化时钟延迟和抖动。低功耗： 通过精细的时钟门控和动态频率调整显著降低动态功耗（时钟网络功耗占比可达30%-40%）。高可靠性： 管理时钟域交叉（CDC），防止亚稳态；确保时钟质量（低抖动、低偏斜）；提供容错机制（如时钟监控、冗余）。灵活性/可配置性： 支持动态电压频率调整（DVFS）、多种工作模式、时钟切换。可测试性： 支持ATPG扫描测试、内建自测试（BIST）、时钟控制测试。 物理可实现性： 考虑布局布线（P&R）的约束，保证时钟树能满足时序、功耗和物理设计规则。
关键设计方法。识别时钟域： 明确SoC中所有独立的时钟源及其衍生时钟（分频、倍频、门控后）所驱动的逻辑区域。每个独立时钟源及其有效衍生时钟定义一个时钟域。最小化时钟域数量： 在满足功能需求的前提下，尽量减少时钟域数量，简化CDC设计和时序收敛。合理划分： 根据功能模块、性能需求、功耗域进行划分。高速核心、低速外设、模拟接口、待机逻辑等通常属于不同域。片上振荡器： 用于低频、低精度需求（如待机时钟）。外部晶振+PLL： 主流方案。PLL提供高精度、低抖动的主时钟，并可进行倍频、分频、相位调整。DLL： 用于消除时钟路径延迟，在高性能接口中常见。时钟分配网络： 使用平衡的H-Tree或Mesh结构将时钟从源（PLL输出）分配到各个时钟域入口（Clock Gating Cells或Local Buffers）。目标是低偏斜、低延迟、低功耗。全局时钟树： 由专用低偏移时钟缓冲器和布线资源构成，服务主要高速域。局部时钟树： 在模块内部或子区域内，由标准单元缓冲器构建，优化局部偏斜和功耗。
时钟门控。层级化门控： 在不同层级插入门控单元。模块级： 关闭整个未工作模块的时钟。子模块/功能单元级： 关闭更细粒度逻辑的时钟。寄存器级： 最细粒度，基于寄存器的使能信号门控（通常由综合工具自动插入）。门控策略： 基于功能状态、数据有效性、低功耗模式要求插入门控。门控单元选择： 使用低功耗、集成锁存器的ICG单元，避免毛刺。
动态电压频率调整。集成多个PLL/DLL： 为不同性能需求的域提供独立可调的时钟源。时钟切换逻辑： 设计安全、无毛刺的时钟切换电路（使用MUX和同步器），支持运行时频率切换（DFS）。电压调节配合： 频率切换通常伴随电压调节（由PMIC或片上LDO实现），确保在目标频率下工作电压满足时序要求。
时钟域交叉管理。 同步器： 在异步CDC路径上必须插入同步器（通常两级或多级触发器）。选择正确的同步器类型（标准双触发器、握手同步器、FIFO异步、脉冲同步器等）。 CDC验证： 使用专门的CDC验证工具（如JasperGold、VC SpyGlass CDC）进行彻底检查，确保所有异步路径都被正确同步，避免亚稳态传播和数据丢失/损坏。这是功能正确性的关键保障。数据一致性： 对于多比特总线CDC，需采用格雷码、握手+FIFO或Mutex等技术保证数据一致性。
低抖动设计。PLL设计优化： 选择低噪声PLL架构，优化环路滤波器和VCO。 电源完整性： 为PLL、时钟缓冲器提供干净、稳定的电源（使用LDO、去耦电容、电源隔离）。串扰控制： 在布线时避免时钟线与高翻转率信号线平行长距离走线，使用Shielding。时钟缓冲器选择： 使用低噪声、高PSRR的时钟缓冲器。
可测试性设计。扫描测试时钟： 将功能时钟复用或设计专用路径用于扫描移位和捕获模式。通常需要scan_enable信号控制时钟MUX。ATE时钟访问： 确保关键时钟（PLL输出、测试时钟）能被ATE控制和观测。时钟控制逻辑测试： 确保时钟门控、多路复用器、分频器等控制逻辑本身可测。BIST时钟： 为内存BIST、逻辑BIST等提供所需的测试时钟。
冗余与容错。关键时钟冗余： 对极其重要的时钟域（如系统参考时钟）可采用冗余PLL或时钟路径。时钟监控： 集成电路监测时钟频率、是否存在（Clock Presence）、是否锁定（PLL Lock），触发错误处理或安全状态机。看门狗定时器： 利用独立时钟源监控系统主时钟是否正常运行。
设计流程建议。 架构规划： 定义所有时钟需求（频率、关系、门控策略、DVFS方案、测试需求）。RTL设计： 明确定义时钟域，正确实现时钟门控、分频、切换、CDC同步逻辑。功能仿真： 验证时钟控制逻辑和CDC逻辑的功能正确性。 CDC验证： 使用专用工具进行彻底的CDC规则检查和验证。综合： 插入层次化时钟门控，定义时钟约束。DFT插入与验证： 集成测试时钟结构并验证。物理实现。布局： 合理放置时钟源（PLL）、时钟缓冲器、宏模块，考虑时钟走线。时钟树综合： 构建优化的时钟树。 布线： 优先布时钟线，优化拓扑，控制串扰。 时序/功耗/噪声签核： 在多种条件下进行严格分析。后仿与ECO： 必要时进行带延迟的后仿真，执行工程变更。
文章来源于志芯，作者
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