图片来源：电子时报（DIGITIMES）先进封装技术正以惊人速度迭代，行业关注点已从晶圆级工艺延伸至面板及印刷电路板（PCB）平台。全新的 CoWoP（平台 PCB 上晶圆级芯片封装）技术应运而生，有望成为颠覆台积电主流 CoWoS（基板上晶圆级芯片封装）的关键力量。部分行业观察人士认为，CoWoP 或重塑 PCB 供应链，甚至对长期被视为 CoWoS 最可能继任者的 CoPoS（基板上面板级芯片封装）构成挑战。当前行业争议的核心在于：CoWoP 与 CoPoS，谁更适合成为下一代 AI 芯片的主流封装平台，接替 CoWoS 的地位。尽管两种架构均有望实现成本降低与效率提升，但行业共识更倾向于 CoPoS—— 其采用方形面板式重新分布层（RDL），可解决当前量产瓶颈，且已获头部代工厂率先采用，抢占先发优势。概念构想 vs 量产准备度英伟达内部流传的技术示意图显示，CoWoP 拟用 PCB 母板替代传统集成电路（IC）基板。理论上，这一改动可减少约 40% 的信号传输路径，从而增强 AI 芯片的信号完整性；同时，去除 ABF（先进积层膜）基板与 BGA（球栅阵列）焊球，还能降低 20%-30% 的封装材料成本，并简化供应链。然而，CoPoS 具备更切实的优势：其以最大 310×310mm 的方形面板替代传统圆形硅中介层，提升了芯片贴装效率，直接解决了 CoWoS 的规模化瓶颈。这种面板化设计使 CoPoS 更适配大批量生产需求。技术路线分化CoPoS 的市场前景也更为清晰：在台积电主导下，该技术拥有明确的发展路线图，最早有望于 2028 年实现量产。反观 CoWoP，目前仍处于概念阶段，商业化可行性尚未得到验证。据悉，PCB 厂商与覆铜板供应商正联合英伟达开展 CoWoP 测试，同时正与台积电（2330.TW）、日月光（ASE）旗下硅品（SPIL）及设备厂商探讨 450×450mm 规格的可行性研究。预计最早于 2025 年底达成技术里程碑，但业内人士警示，该技术仍面临多重障碍。制造难度加剧业内人士指出，CoWoP 对 PCB 生产的技术要求远超当前行业标准：需达到封装级布线密度、具备抵消热膨胀的先进翘曲控制能力，且对良率管理要求极高。此外，其加工成本预计将是传统 PCB 工艺的两倍。分析师认为，CoWoP 恐难以按客户预期，在 2026 年底前应用于英伟达 Rubin GPU GR150 平台。对供应链而言，同时推动 CoWoP 与 CoPoS 实现量产，可能面临难以承受的风险。探寻平衡点随着 AI 计算需求激增，单靠台积电的 CoWoS 已难以满足市场需求。CoWoS 依赖成本高昂的硅中介层，且产能扩张受限，使其愈发难以应对大规模、多样化的应用需求。这促使行业积极探索替代封装路线。无论是 CoWoP、CoPoS，还是面板级扇出封装（FOPLP），均在追求同一目标：在性能提升与成本效率之间找到最佳平衡点。*原文标题：CoWoP packaging takes on TSMC’s CoWoS, pressures CoPoS in AI chips*原文媒体：DIGITIMES Asia芯启未来，智创生态湾芯展2025与您相约！
