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半导体设计正在经历一场范式转变，从巨型单片芯片转向基于芯片集 (Chiplet)和多裸片架构。在芯片集方法中，处理器被分解成多个较小的裸片（Chiplet），然后集成在一个封装中，而不是集成在一个大型裸片中。这种策略提高了制造良率并降低了成本——较小的裸片更容易生产且没有缺陷——并且允许在一个封装中混合使用不同的工艺节点和功能。随着传统二维微缩技术达到物理和经济极限，芯片集提供了一种持续提升性能和功能的实用途径。
先进封装技术是实现小芯片系统的关键。与传统封装（PCB 上的引线键合单芯片）不同，先进方法包括2.5D 集成（使用中间硅中介层或桥接器在小芯片之间扇出连接）和3D 集成（其中芯片垂直堆叠）。值得注意的是，台积电的CoWoS已成为 2.5D 封装的代名词：它使用带有密集硅通孔 (TSV) 的硅中介层将多个芯片（逻辑芯片、内存）连接为一个，突破了标准基板的密度限制。台积电 SoIC（系统级集成电路芯片）代表用于高密度垂直堆叠的 3D 芯片上键合。竞争方法包括英特尔的 EMIB（嵌入式多芯片桥接器），它在基板中嵌入微小的硅桥来连接芯片，而无需大型中介层 - 这对于大封装来说是一种成本优势。英特尔的Foveros技术实现了真正的 3D 逻辑芯片堆叠（就像英特尔的 Meteor Lake 处理器中那样），类似于 SoIC。三星推出了自己的 2.5D 平台I-Cube（在中介层上集成芯片），用于逻辑芯片和 HBM 的集成，以及用于堆叠逻辑芯片的 3D 堆叠技术X-Cube；这些技术瞄准的是高性能计算芯片，因为三星代工厂正在该领域展开竞争。
亚太地区占据先进封装生产的主导地位，其中中国台湾和韩国为首。尤其是台积电 (台湾)，多年来一直大规模投资于先进封装能力。2024 年，台积电的 CoWoS 产量约为每月 45,000-50,000 个晶圆封装，并计划到 2025 年底达到每月约 70,000-80,000 个。到 2026 年底，CoWoS 产能预计将达到每月 90,000 片晶圆，这意味着比 2022 年的水平大约有 50% 的复合年增长率。即便如此，需求仍然很高，所有新产能都会立即预订一空，一台台积电的CoWoS 生产线多年来一直处于销售一空的状态。主要是由Nvidia、AMD 和其他 AI 芯片制造商 供应。台积电首席执行官在2024年坦率地指出：“不是AI芯片的短缺，而是我们的CoWoS产能的短缺”，强调是封装，而不是硅，限制了AI硬件的供应。为了缓解瓶颈，台积电一直在迅速扩建位于台湾竹南和新竹的工厂，甚至还计划在台湾嘉义等地建立新的先进封装工厂。
传统的外包封装和测试供应商 ( OSAT ) 正在大力扩张以保持竞争力。全球最大的 OSAT日月光科技控股已通过其硅品精密工业 (SPIL) 部门投资高端封装，该部门实际上有资格与台积电合作进行 CoWoS 封装。日月光还在其位于台湾高雄的工厂增加先进封装产能，包括扇出型和可能的 2.5D 线。随着日月光从传统的引线键合转型，其超过53% 的封装业务目前属于先进封装。与此同时，第二大 OSAT安靠科技于 2023 年底在越南开设了一家新的尖端封装工厂，引起轰动。这座耗资 16 亿美元的工厂占地 57 英亩，拥有20 万平方米的洁净室，专用于“带 HBM 内存的先进多芯片系统级封装” 。安靠越南工厂预计将进行高密度硅中介层组装和测试——至关重要的是，它为台湾以外需要 2.5D 封装的客户增加了产能。正如 Tom's Hardware 报道的那样，“台积电的 CoWoS 产能已连续几个季度售罄”，这对安靠的晶圆厂来说是个好兆头，因为它正在加紧生产。其他值得注意的 OSAT 举措包括提供 2.5D 集成服务的长电科技（中国最大的 OSAT）和日月光的子公司硅品工业（SPIL）达成封装某些定制 AI 芯片的交易（例如，博通 TPU 订单的一部分）。
甚至专注于内存的公司也在投资封装以确保 HBM 供应。领先的 HBM 供应商SK Hynix宣布在先进封装研发和产能方面投资 10 亿美元，称其为未来 50 年的“未来重点” 。SK Hynix 还正在美国（印第安纳州）建造一座大型 HBM 组装厂，计划于 2028 年开始生产。美光公司于 2025 年在新加坡破土动工，投资 70 亿美元建造 HBM 封装厂，目标是到 2027 年实现量产。这些项目得到政府激励措施（例如美国《芯片法案》）的支持，将创造新的区域内存芯片堆叠产能，并可能将其与逻辑电路集成。到 2020 年代后期，我们应该会看到一个不再以台湾为中心的封装网络，东南亚、美国甚至欧洲都拥有大量高端产能（英特尔还宣布将在波兰建立一家新的封装/测试工厂，预计于 2027 年开业，该工厂将处理来自其爱尔兰和德国晶圆厂的先进封装）。
越来越明显的是，先进封装已成为半导体供应链中的关键瓶颈。传统上，前端晶圆厂的产能是制约因素，而如今，即使芯片制造完成，也可能需要排队数周甚至数月才能完成封装。在当前的人工智能热潮中，许多超大规模订单实际上处于“等待封装”状态——虽然可以生产额外的GPU芯片，但必须通过CoWoS或类似工艺将其与HBM和基板集成才能部署。
这导致封装部件的交付周期延长，尤其是使用 HBM 的部件。分析师报告称，高端 AI GPU 模块（如 NVIDIA 的 H100 或即将推出的 Blackwell）的交付周期为6到12个月，主要是因为封装和内存集成积压。实际上，数据中心在 2024 年中期订购新的 AI 加速器，可能要到 2025 年中期或更晚才能收到。在某些情况下，较小的 AI 公司已经完全被挤出局，因为主要的云提供商即使在较长的交付周期内也会抢购所有可用的供应。TrendForce 指出，一些 CoWoS 客户“要求明年产能翻两倍”，台积电不得不谨慎分配产能，为较小的 ASIC 初创公司保留一些位置，以免它们完全被拒之门外。
一个特定的痛点是HBM 内存供应与封装容量的紧密耦合。AI 训练引擎通常需要与逻辑芯片一起封装的几个HBM 堆栈。HBM 本身的供应商有限（SK Hynix、三星、美光），并且一直在全力运转。到2024年第四季度，由于订单飙升，HBM3 芯片的交货时间为6-12个月。但即使获得HBM芯片，也必须将它们组装到 GPU/加速器上。这通常在同一个先进的封装设施中完成（例如，台积电将采用 NVIDIA 的 GPU 晶圆和海力士的 HBM 堆栈并执行 CoWoS 组装）。因此，最慢的环节决定了交付。在有 HBM 供应的情况下，封装槽成为限制因素，反之亦然。客户实际上需要排队等待两者。如上所述，可以转移某些封装流程以缓解这种情况：例如，NVIDIA 较新的 CoWoS-L 方法采用硅密集度较低的方法，这意味着像 ASE 这样的 OSAT 可以处理部分工作并缓解台积电的瓶颈。Jensen Huang 证实NVIDIA 正在将其下一代 Blackwell GPU 主要转移到 CoWoS-L，从而使台积电能够“将 CoWoS-S 产能转换到 CoWoS-L”并扩大总吞吐量。黄仁勋表示，这种转变“不是减少产能......而是增加产能”。简而言之，Nvidia 正在与台积电密切合作，进行技术变革以提高产量 - 这证明了封装已成为战略性举措。
另一个挑战是先进封装产能在地理上集中，这带来了风险。超过 80% 的尖端封装（用于 AI/HPC 的 2.5D/3D）发生在亚洲（中欧台湾、韩国和中国大陆的一些地区）。一次中断可能会产生巨大影响。2024 年 4 月，台湾发生 7.4 级地震，导致多家晶圆厂和封装厂短暂停工。尽管生产迅速恢复，损失极小，但这一事件“凸显了紧密集中在一个地区的供应链的脆弱性。它引发了关于封装地点多元化的持续讨论（因此出现了台积电亚利桑那、英特尔波兰、SK海力士美国等项目）。地缘政治动向也迫在眉睫：中美贸易紧张局势导致对先进芯片技术的出口管制，2025年美国政府一度考虑对进口半导体征收关税。如果广泛实施，此类关税可能会对全球芯片的典型流通造成不利影响（例如，在韩国制造的内存，在中国台湾封装，然后在墨西哥组装成系统，最终销往美国） 。对于依赖亚洲 封装的公司来说，这增加了成本和物流的不确定性。
考虑到大幅扩大产能需要时间，预计至少到2025年交货时间仍将很长。一些缓解措施可能会分阶段出现：例如，到2025年底，台积电的每月CoWoS 产量可能会超过7万片（2024年约为3.4万片），内存制造商计划在2025 年下半年提高HBM产量。事实上，到2025年初，有迹象表明最严重的危机可能会略有缓解——报告显示，到2024年底，NVIDIA H100 GPU的等待时间从8-11个月缩短到3-4个月左右。这部分归因于台积电的产能增长，或许还有重复订购的整理。但是，任何新一波需求（例如，如果生成式 AI 的采用进一步加速，或者新模型需要更多的内存）都可能再次使情况变得紧张。业界一致认为，在可预见的未来，包装仍将是主要关注点，在严重短缺和逐步赶上之间切换。
小芯片的兴起与HBM（高带宽内存）的采用齐头并进，HBM 成为向这些计算引擎提供数据的首选解决方案。HBM 是一种专用的3D堆叠 DRAM，位于封装内，提供比传统外部内存高一个数量级的带宽。HBM 最初用于少数利基产品（如高端 GPU 和网络芯片），在2020年代几乎成为顶级 AI 加速器的必需品。到2024-2025年，几乎所有领先的AI芯片或HPC GPU都将构建为多芯片模块，并通过先进封装集成HBM。例如，NVIDIA的旗舰H100 GPU在 CoWoS中介层上的GPU芯片周围搭载了6个HBM2E 内存堆栈。AMD 的 Instinct MI250 和 MI300 加速器也使用HBM（MI300A 将CPU、GPU 和 HBM 封装在一个3D封装中）。甚至一些数据中心的CPU现在也提供 HBM 变体 ，例如，英特尔的Sapphire Rapids有一个HBM2e选项来提升内存带宽，使用 EMIB连接4个CPU图块，封装上有4个HBM堆栈。
这种日益广泛的应用反映在生产统计数据中：根据 Semiengineering 的估计，到2024年所有出货的 DRAM 芯片中有 25% 实际上是作为基于小芯片的封装的一部分使用的。 （这大概包括了多芯片模块中使用的 HBM 和其他内存芯片。）虽然这个数字很惊人，但它突显了人工智能 / 图形需求如何吸收了大量的内存供应。HBM 本身仍然只占 DRAM 总比特数的一小部分（大多数 DRAM 都用于 DDR4/DDR5 模块），但从收入方面来看，HBM 意义重大且增长迅速。HBM3和新的 HBM3E 标准的出货速度与SK Hynix 和三星的生产速度一样快。
为了将 HBM 集成到设计中，芯片架构师不得不采用异构集成技术——本质上是芯片集 (chiplet) 设计。与其采用效率低下的 GPU 芯片集搭配巨大的片上 SRAM，不如采用 GPU 芯片集 + HBM 芯片集，并将其集成在中介层上。这能够在可接受的功耗下提供巨大的带宽（每秒数TB）。但其代价是封装复杂：HBM 堆栈通过数千个微凸块连接到中介层，需要非常精细的间距组装和精确的对准。良率可能是一个问题；多个 HBM 堆栈加上大型逻辑芯片意味着键合过程中存在许多潜在故障点。这部分解释了HBM 的成本以及最初只有高价值应用才会使用的原因。
然而现在，人工智能的经济效益证明了 HBM 无处不在——吞吐量的提升超过了成本。到 2025 年第一季度，接受调查的逻辑芯片制造商中超过 58%表示，封装创新（如添加 HBM、3D 堆栈）是实现带宽和功率目标的“关键”因素，仅次于工艺节点缩小。异构集成不仅仅是一个实验；它是高端芯片的竞争必需品。因此，我们看到了不仅仅是逻辑 + HBM 的新型芯片。例如，公司正在探索计算 + 缓存芯片（AMD 的3DV-Cache 使用TSMC SoIC键合在 CPU 上堆叠额外的 SRAM）、封装上的专用加速器芯片（亚马逊的 AWS Trainium 和 Inferentia 使用多芯片方法）以及在用于 5G 和汽车的高级封装中混合模拟/前端与数字模块。
值得注意的是，虽然内部小芯片设计占主导地位（每家公司都为其产品制造定制芯片），但人们对开放的小芯片生态系统很感兴趣。到目前为止，唯一广泛使用的“开放市场”小芯片是 HBM 内存——任何芯片设计人员都可以购买 HBM 堆栈并将其集成。相比之下，逻辑小芯片CPU、GPU 等是专有的且不可互操作。像UCIe（通用小芯片互连快递）这样的计划旨在标准化芯片到芯片的接口，以便将来可以混合搭配小芯片。截至 2025 年，还没有任何大批量产品与 UCIe 兼容，但势头正在增强（行业联盟、DARPA 计划等正在资助开发）。许多人预计，几年后，我们可能会看到第三方小芯片市场——例如，一家公司可以购买现成的 AI 加速器块并将其与自己的定制块集成。不过，就目前而言，“小芯片经济”主要集中在能够投资整个多芯片系统设计的大公司内部。
随着 AI 模型对内存带宽的需求不断增加，高带宽内存集成度将持续增长。HBM3E计划于2025年实现更高的速度（每堆栈约1.2 TB）。进一步来看，HBM4 将于 2026-27 年问世，可能会增加 DRAM 层数（12 层或 16 层堆栈），甚至引入内存逻辑（DRAM 层下方高级节点上的“基础逻辑芯片”）。有趣的是，这意味着内存供应商自己将在 HBM 中使用 chiplet 概念- 本质上是将 HBM 堆栈的基础转变为逻辑 chiplet（基于 3-5 nm 技术），用于处理上述 DRAM 的电源管理、ECC 和 RAS 功能。这模糊了内存和逻辑之间的界限，并且需要内存供应商和代工厂之间的紧密合作（事实上，据报道 SK Hynix 和 Micron 将把他们的 HBM4 基本芯片制造外包给台积电的 3 nm，而三星计划使用自己的 4 nm 作为其 HBM4 基本芯片）。所有这些都进一步束缚了生态系统——所有这些都进一步束缚了生态系统——到 HBM4 到来时，一个封装可能需要三个不同的工艺节点（3 nm 上的 GPU、5 nm 上的 HBM 基本芯片、专用 DRAM 节点上的 DRAM 层）。这种异构性必须通过先进的封装来结合。掌握这种集成（并解决诸如在微小区域内消耗千瓦的堆栈的散热等挑战）的公司将处于领先地位。
先进封装市场无论在规模还是战略重要性上都正在经历强劲增长。到 2024 年，先进封装服务（包括倒装芯片、扇出型、2.5D/3D 等）的收入将达到约400 亿美元，约占整个半导体封装市场的 57% 。到 2025 年，先进封装的产量占所有封装市场的比重也将超过 50%，这表明行业重心已转向这些新技术。随着这种转变，封装供应商的竞争格局也在发生变化——代工厂商（如台积电、三星、英特尔）现在是重要的封装供应商，而不仅仅是过去的 OSAT 公司。
台积电是代工厂中最大的先进封装供应商。长期以来，台积电一直以芯片制造而闻名，其集成服务（CoWoS、SoIC 及其扇出技术 InFO）已发展成为价值数十亿美元的业务线。根据台湾 2024 年的统计数据，台积电的先进封装收入（主要来自 CoWoS 和 InFO）约为57 亿美元 。这约占台积电公司总收入的 8-9% — 对于曾经的副产品而言，这是一个不小的份额。事实上，一些估计称，与 chiplet 相关的生产现在约占台积电收入的 15% 。台积电利用其一站式服务（晶圆厂 + 封装）的地位来吸引业务；许多客户喜欢将这两个步骤紧密结合起来带来的便利性和性能。正如《EE Times》所指出的，台积电“非常擅长通过一站式销售（既生产晶圆又生产封装）来吸引客户” 。
尽管如此，OSAT 公司仍然总体上处理大部分封装，特别是对于不太先进的封装和纯粹的单位数量。日月光科技在与 SPIL 合并后，是迄今为止全球最大的封装商。2024 年，日月光的封装和测试收入接近190 亿美元，其中一半以上被视为先进封装。日月光在高端领域的份额很重要，特别是因为它与台积电合作进行 CoWoS 分包，并运营自己的扇出型生产线。第二大 OSAT 安靠 ( Amkor)的收入约为 70 亿美元，并已转向先进的 SiP（其在越南的新工厂就是这一雄心的证据）。中国大陆的长电科技和台湾的力成科技(PTI) 是其他专注于先进节点的主要 OSAT（PTI 专门从事内存堆叠，而长电科技为中国国产芯片引入了 2.5D 封装）。
查看各个细分市场的份额很有用：在尖端的 2.5D/3D 细分市场（如基于中介层的集成），台积电凭借 CoWoS 占据了最大份额。摩根士丹利的一项分析预测，到 2026 年，仅台积电一家就能满足全球 80% 以上的 CoWoS 晶圆需求（其余部分则分配给少数 OSAT。作为最大消费者，NVIDIA 在 2026 年 59.5 万片 CoWoS 晶圆需求中，约 51 万片将依赖台积电供应，只有约 8 万片（13%）分配给 OSAT（由 Amkor 和 ASE 瓜分）。同样，AMD 的大部分先进封装也将从台积电 (约 8 万片晶圆) 采购，一小部分来自日月光/硅品 (2.5 万片晶圆) 。有趣的是，博通稍微多元化了一点：在定制 ASIC 所需的 15 万片 CoWoS 晶圆中，约 9 万片来自台积电，约 5000 片来自日月光 (用于谷歌的 TPU)，另外可能还有一些来自其他 OSAT，用于 Meta 的芯片。这种细分表明，对于最复杂的集成，基于代工厂的封装（尤其是台积电的）目前占主导地位。OSAT 也参与其中，但通常扮演次要角色或用于稍微不太复杂的变体（如 CoWoS-L 或更小的中介层）。
在更主流的先进封装（先进节点的倒装芯片、扇出型晶圆级封装等）中，OSAT 仍然占据非常强势的地位。例如，倒装芯片在各种芯片中无处不在，ASE、Amkor、PTI 和其他公司都在那里开展大规模业务。2024 年，倒装芯片约占先进封装收入的38% ，而 ASE 等公司在消费和汽车芯片领域处于领先地位。现阶段，三星和英特尔主要将其先进封装用于自己或专属客户的产品，因此它们在商业市场的份额很小——但如果英特尔的代工业务增长，这种情况可能会改变（英特尔凭借经验自诩为“先进封装的领先生产商”，已出货 100 多种采用 2.5D/3D 封装的产品，尽管大多数是内部产品）。三星已经为一些使用三星代工晶圆的客户进行过封装，但它尚未大规模出售封装作为一项独立服务。
一个重大动态是，代工厂和 OSAT 现在在曾经界限分明的领域直接竞争。台积电的成功实际上迫使 OSAT 向价值链上游移动（因此日月光投资于 CoWoS 能力）。相反，英特尔大力提供封装服务可能会使其与 OSAT 展开竞争或合作。英特尔已表示愿意外包部分封装业务——例如，它与日月光合作完成了 Ponte Vecchio 组装的某些步骤。台积电也利用 OSAT 的产能（利用 SPIL 等公司来增强 CoWoS-L 的吞吐量）。因此，这种模式正在演变为合作伙伴关系，而不是纯粹的竞争：代工厂负责最以硅为中心的步骤（例如晶圆到晶圆键合或制造硅中介层），然后 OSAT 可能负责最终的基板组装和测试。这种混合方法可以提高整体产能并发挥双方的优势。
从市场份额来看，Yole Research 估计，到 2023 年，先进封装将占整个 IC 封装市场的 44%（约占 860 亿美元中的 380 亿美元）。其中，台积电是高端封装收入最大的单一参与者，而如果包含所有先进格式，日月光则是总体收入最大的参与者。到 2025 年，先进封装收入预计约为 470-500 亿美元。由于台积电的扩张，其份额可能还会增加，但 OSAT 并未停滞不前。例如，日月光最近的封装收入同比增长 21.6% ，这得益于先进封装的推动。安靠 (Amkor)同样预计其新功能将带来增长。我们还看到像富士康（以电子组装而闻名）这样的新进入者正在关注半导体封装——富士康的首席战略官蒋一直公开表示要投资先进的封装技术，该公司甚至在 2022 年收购了一家芯片封装工厂。
总而言之，先进封装领域代工厂与封测（OSAT）之间的界限正在变得模糊。目前，代工厂主导着顶级芯片（尤其是AI/HPC）的超复杂2.5D/3D集成，而这正是芯片市场（以及收入增长）的主要驱动力所在。然而，封测（OSAT）仍然在消费电子、模拟和存储器领域占据着巨大的先进封装市场份额，并且它们正在扩大规模，以承担更多高端业务。这些行业之间的竞争与合作，可能会决定未来产能的提升方式，以及先进封装如何被更广泛的芯片设计商所接受。
先进的封装和芯片集成带来了巨大的优势，但也带来了新的成本结构。通常，与传统的单芯片封装相比，2.5D/3D封装的单片器件成本会显著上升。造成这种情况的因素如下：
另一方面，先进节点的单晶体管成本飙升，而 Chiplet 技术有助于避免这种情况。通过使用 Chiplet，企业可以通过混合节点（例如，仅将关键 IP 部署在 5 纳米工艺上，将其他 IP 部署在更便宜的 16 纳米芯片上）和提高良率（使用多个小芯片而非单个良率可能较低的巨型芯片）来节省成本。这些节省可以在一定程度上抵消封装成本。AMD 首席执行官经常提到 Chiplet 技术可以提高单位成本性能——例如，EPYC 服务器 CPU 中的 Chiplet 设计让 AMD 可以使用成熟节点的 Chiplet 进行 I/O，从而节省大量成本，而最新节点上只有核心。同样，在 GPU 中，如果能够以低成本大规模完成封装，将大型芯片拆分成更小的 Tile 最终可能会更具成本效益。然而，截至 2025 年，很少有 GPU 会被拆分（大多数仍然是一个大芯片 + HBM），部分原因是封装成本和多 GPU Tile 链路的延迟一直令人担忧。但这种情况正在改变：我们期望看到更多平铺的GPU设计（例如英特尔的 Ponte Vecchio 有47个芯片，而 NVIDIA 暗示未来的GPU可能是多平铺的）。
先进封装服务本身（代工厂/OSAT 的收费标准）的定价趋势尚未公开，但行业报告显示，高端产品的组装和测试成本占芯片总成本的比例一直在上升。对于典型的智能手机SoC，封装成本可能不到芯片总成本的10%。对于 AI GPU，封装（包括 HBM）可能超过模块总成本的50%。持续的高需求意味着代工厂和 OSAT 都没有降价的压力——如果有的话，也有溢价。据报道，台积电对CoWoS产能收取溢价，鉴于短缺，客户愿意支付以确保席位。我们也看到了长期协议或预付款；例如，一些大型AI公司已向台积电预付款，以预留至 2024-25 年的CoWoS 产能，这在封装领域并不常见（类似于晶圆厂要求预付晶圆产能费用）。
展望未来，如果新技术投入生产，成本驱动因素可能会有所缓和：例如，转向更大的面板进行扇出可以带来规模经济（三星和 ASE 正在研究面板级封装，以降低某些应用的成本）。此外，自动化和良率学习将随着时间的推移而改进，从而在一定程度上降低成本。但任何下一代技术的推出（例如几年后 HBM5 的混合键合）都可能再次推高成本。目前，客户似乎愿意承担高昂的封装成本，因为人工智能和先进芯片的终端市场价值证明了这一点——更快的人工智能加速器的投资回报率如此之高，以至于即使非常昂贵的封装费用也是可以接受的。正如一位高管总结的那样，“封装不再是事后才想到的——它是创新的前沿”，公司正在这样对待它，分配预算以获得性能提升。
行业专家经常强调小芯片和封装技术对半导体未来的重要性。NVIDIA 首席执行官黄仁勋尤其直言不讳：他在2022年的GTC会议上宣称“摩尔定律已死”，并暗示持续的扩展将来自“先进的晶圆上芯片上基板技术”（即 CoWoS），而不仅仅是晶体管的缩小。到2025年初，黄仁勋强调 NVIDIA 对先进封装的需求只会增长—— “我们不会减少产能......[我们]实际上是在增加产能”，通过转向更新的CoWoS 方法 。他还指出，尽管封装产能在两年内翻了两番，但由于需求永无止境，这仍然是NVIDIA 的瓶颈。这强调了一个普遍的观点：对于 NVIDIA 这样的公司来说，封装现在与晶圆厂一样具有战略意义。
台积电领导层也经常强调先进封装。在2024年4月的收益电话会议上，台积电首席执行官魏哲家和他的团队指出，他们“全力以赴”投资先进封装，以满足巨大的云 AI 需求。台积电不得不向分析师保证，它将公平分配产能（平衡大客户和小客户），并提到利用 OSAT 合作伙伴来帮助满足需求。
Yole 和 TrendForce 等分析公司将先进封装称为半导体价值链的“下一个战场” 。TrendForce 在 2024 年的一篇新闻报道指出，“从代工厂和内存制造商到 OSAT，都在积极参与先进封装的研究和产能扩张” 。人们认为，谁在封装方面处于领先地位，谁就可能在未来的高性能芯片市场上占据优势。这也是为什么英特尔尽管在其他领域面临执行挑战，但仍强调其封装实力的原因之一。据 EE Times 报道，由于台积电无法满足所有需求，英特尔公开邀请其他公司加入其 Foveros 生产线。英特尔的信息得到了Rahul Goyal（英特尔封装副总裁）等人的支持，即英特尔在封装产能方面拥有“令人尴尬的丰富”，他们已准备好使用。怀疑论者指出，让客户转换阵营并非易事——考虑到英特尔过去的一些失误，例如严重依赖先进封装技术的Ponte Vecchio GPU ，对执行力的信任是一个障碍。不过，如果英特尔的赌注获得成功，它将为英特尔代工服务建立一个独特的差异化优势。
从技术角度来看，一个令人兴奋的发展是向CoWoS-L和类似的基于桥接的封装过渡，作为中介层的补充。著名分析师郭明池指出，NVIDIA 为 Blackwell 转向 CoWoS-L，并表示 CoWoS-S 的供应商可能会受到影响。业界正在关注 CoWoS-L（使用带有桥接芯片的层压板 - 本质上是英特尔 EMIB 概念的增强版）的批量表现。如果它能提供接近中介层的性能，但更容易制造，它可以减轻一些压力，成为一种更具成本效益的 HBM 集成方式。台积电和其他公司也在研究用于AI 芯片的扇出型基板方法（有时称为 InFO_oS），尽管到目前为止，CoWoS 在最高带宽需求方面占据主导地位。
3D 集成领域的研发工作也正在进行中：例如，AMD 在 2022-2023 年期间使用台积电的 SoIC 在锐龙 CPU 上堆叠缓存（3D V-Cache），并取得了巨大成功。AMD 首席技术官 Mark Papermaster 表示，3D 堆叠将成为其发展路线图的核心，使他们能够在主处理器上添加专用芯片（例如缓存或小芯片加速器）。我们还看到一些实验，例如台积电的晶圆堆叠（WoW）技术已应用于一些利基产品，而英特尔则计划在 2025-2026 年之前利用其“Foveros Omni”和“Foveros Direct”技术推动更密集的 3D 集成。这些技术可以使诸如在 CPU 单元上混合使用 DRAM 缓存芯片之类的操作更加常规化。
从分析师评论的角度来看，许多人认为小芯片的经济效益与技术本身一样引人注目。最近的一份市场报告预测，小芯片市场（包括所有组件和服务）的复合年增长率将达到惊人的约 70%，到 2032 年将达到 500 亿美元以上。虽然这个数字可能有些乐观，但它反映出人们相信小芯片将渗透到大部分半导体设计中，而不仅仅是高端设计。如果真是这样，先进封装也将成为普遍要求。日月光等公司的高管表示，他们预计先进封装在其收入结构中的占比将越来越大，并且他们正在相应地投资于工具和人才。日月光首席执行官 Tien Wu 以封装是摩尔定律的“最后一英里”而闻名——本质上，集成将在晶体管缩放停止的地方重新开始，从而实现持续改进。
最后，值得一提的是政府和政策支持。美国、欧洲、日本等国都已启动举措，加强国内封装能力，并将其视为战略差距。美国《芯片法案》明确规定为先进封装机构和工厂提供资金。例如，2025年，美国国防部将资助开放小芯片标准和安全封装项目，英特尔、IBM 和高通等公司都参与其中。印度是另一个值得关注的参与者——作为其半导体使命的一部分，印度正试图建立 OSAT 设施（一些生产线正在建设中，但最初主要用于传统封装）。许多国家的目标是至少拥有国内关键芯片（尤其是国防或关键行业芯片）先进封装的能力。
来源：心安纪、https://ts2.tech/en/chiplets-advanced-packaging-market-report-2025-ai-demand-fuels-2-5d-3d-integration-boom/
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