人工智能的崛起正以惊人速度不断推高计算需求。与此同时，摩尔定律逐渐放缓，使得单片器件成本日益高昂且难以扩展。当传统单片扩展遭遇瓶颈时，解决方案是将设计分解为多个裸片（即芯粒-chiplet）。这些芯粒被安装在同一基板上，并封装于单个封装体中。这种模块化方法构成了基于芯粒架构的基础，从而推动创新不断向前发展。
芯粒设计为性能、效率和可制造性开启了新的可能性。Arteris 通过专为 Multi-die 打造的解决方案支持这一转型，该方案能加速下一代人工智能、汽车和高性能计算（HPC）系统的集成与芯片投产进程。
图 1. 芯粒实现了从纵向扩展到横向扩展的转变。
实现可扩展的芯粒架构
扩展后的 Arteris Multi-die 解决方案通过提供经过硅验证的片上网络（NoC）IP，确保低延迟的芯粒间通信，为基于芯粒的快速创新奠定了基础技术。该方案还包含用于芯粒系统级芯片（SoC）集成的自动化工具。这种统一的、基于标准的方法能够开发模块化架构，满足当今尖端应用的需求。
Multi-die 解决方案支持同构扩展，通过在多个裸片上复制相同的芯粒设计，提升容量和良率并突破光罩尺寸限制。在 HPC 和 AI 工作负载中，此方法可实现单个处理单元的复制，构建出更大规模、可扩展的计算架构。
该解决方案还支持异构分解，即通过功能或工艺几何结构对单个裸片进行差异化处理。在汽车ADAS和激光雷达系统中，此实现将存储模块置于成熟制程节点以提高良率，而逻辑密集型功能则采用先进制程节点实现。
Multi-die应用场景
此外，Arteris 正在通过与半导体价值链上的各方合作，包括主要的 EDA 供应商、代工厂、系统集成商和半导体IP 供应商，来培育基于标准的芯粒生态系统。与 Cadence 和 Synopsys EDA 工具流程的集成，以及与兼容的领先代工厂工艺的兼容集成，能够简化 SoC 的创建和芯粒互连。通过与 Arm、Andes、SiFive 和 Tenstorrent 的共同努力，Arteris 确保了跨领域特定 SIP、芯粒及互连协议的互操作性。这种端到端的协调能够加速上市时间，降低开发成本和复杂性，并使芯片创新者能够满足 AI、HPC 和汽车平台对性能和可扩展性的需求。
无缝芯粒设计框架
升级的 Multi-die 解决方案专为互操作性而设计，支持关键行业标准，包括UCIe、PCIe和Arm AMBA 规范。这确保了与广泛的芯粒间控制器、PHY、IP 模块和封装工具的兼容性。 核心专用产品套件包括Ncore缓存一致性IP、FlexNoC 互连 IP、FlexGen 智能 NoC 互连 IP、Magillem Connectivity 和 Magillem Registers。 这为可扩展的、高性能的 SoC 和基于芯粒的设计奠定了基础。
Ncore 将缓存一致性扩展至多个芯粒，提升系统可扩展性与性能，降低 Multi-die 系统成本。它支持跨芯粒的无缝缓存一致性读写，整个多芯粒组装体对应用软件呈现为统一硅片。每个裸片通过非统一内存访问（NUMA）方案在贡献全局内存映射的同时，享受优化的本地内存延迟。Ncore 适配多种拓扑结构且与处理器无关，支持跨不同系统架构的集成。设计人员可以实现架构视图、物理视图与芯粒级视图间的RTL、内存映射及文档同步，从而减少人工操作与设计错误概率。
FlexNoC 具备物理感知能力且经过硅验证，专为 Multi-die 系统中的高性能非一致性通信设计。支持与商用芯粒互连方案集成，使设计人员在保持可扩展性与模块化的同时实现芯粒连接。FlexNoC 旨在提供高带宽数据传输，支持广泛配置与拓扑结构。其适应性特别适合芯粒架构，其中高效互连对实现性能与功耗目标至关重要。
FlexGen，就像 FlexNoC 一样，是基于经过硅验证的 IP 库构建，通过自动化拓扑生成与优化将芯粒设计提升至新高度。它显著减少了评估多拓扑配置、性能目标与物理约束所需的耗时人工操作，在降低线长与延迟的同时提升设计效率。FlexGen 加速芯粒设计迭代，通过自动化流程最大限度减少人工干预。即使在大型且复杂的基于芯粒的系统中，此工作流程也能加快时序收敛并提高设计一致性。
为进一步支持芯粒设计，Arteris 提供自动化工具以加速分离式裸片的组装与集成。Magillem Connectivity 和 Magillem Registers 被设计成在一个统一的框架内协同工作，确保跨芯粒的一致性连接与内存映射定义。这些工具基于符合 IP-XACT 标准的基础构建，保障设计团队与工具链间的互操作性，支持复杂多芯粒系统所需的架构与物理分区。
Magillem Connectivity 专为自动化芯粒与 IP 模块组装而设计，管理物理分离系统中的层级关系、芯粒间连接及配置。通过消除易出错的人工集成任务，简化多芯粒设计创建并提升全开发流程的可靠性。该工具助力芯粒分区的早期探索，提供从架构定义到物理实现的无缝过渡，确保设计一致性并减少昂贵的后期变更。这种自动化加速开发周期，支持复杂芯粒系统所需的可扩展性。
Magillem Registers 将自动化延伸至芯粒系统的软硬件接口，通过维护跨多裸片的内存映射与寄存器描述的唯一事实来源确保一致性。这种统一方法保障全设计周期的一致性，实现跨芯粒边界的精确系统级验证，并简化追溯性、合规性及功能安全分析等后续任务。设计人员可以直接从集中化的寄存器规范中快速生成固件头文件和完整文档。通过支持负责不同芯片的团队的协作开发，Magillem Registers 有助于减少复杂多芯粒架构中的集成延迟和错误。
经验证的NoC IP和集成工具，
助力未来芯粒发展
Arteris Multi-die 解决方案为芯片设计的未来而打造，提供构建模块化芯粒系统所需的工具与基础设施。通过将经过硅验证的互连 IP 与对一致性和非一致性设计的支持相结合，并辅以 SoC 集成自动化技术，Arteris 帮助开发者缩短开发周期，同时优化功耗、性能与面积。
该平台支持从汽车控制器、人工智能加速器到数据中心系统等多种应用场景。它实现了设计复用、功能安全性与无缝扩展能力，助力开发团队满足紧迫的日程要求与不断演进的应用需求。
Arteris 将技术领导力与经过验证的执行力相结合，帮助设计团队降低风险，将先进的 multi-die 系统推向市场。其统一工具集与自动化框架为首次流片成功奠定坚实基础，并通过半导体价值链的协同合作加以强化。面对下一代工作负载的挑战，Arteris 为企业提供基于可扩展、可互操作芯片设计的创新路径。
了解更多信息，请访问 arteris.com/multi-die，或点击 “阅读原文” 下载相关产品手册。
