AMD新专利聚焦L2缓存3D堆叠，缓存架构再迎革新

【区角快讯】在凭借3D V-Cache技术通过堆叠L3缓存确立其在游戏CPU市场的领先地位后，AMD正将目光投向更靠近核心的缓存层级。据1月16日披露的信息，该公司近日公开了一项题为《均衡延迟堆叠缓存》（Balanced Latency Stacked Cache）的技术专利（专利号US20260003794A1），首次系统性提出将3D堆叠技术应用于L2缓存的可行性方案。

当前主流的3D V-Cache方案主要在计算核心上下方堆叠大容量L3缓存，而新专利则探索将相同理念延伸至延迟更低、访问速度更快的L2缓存层。专利附图展示了一种多层堆叠结构：基础芯片层集成计算核心与缓存模块，其上可垂直叠加多个缓存Die。例如，一个由四组512KB单元构成的2MB L2缓存模块被作为典型设计示例，且该架构具备进一步扩展至4MB的潜力。

该堆叠方式沿用了现有3D V-Cache所依赖的硅通孔（TSV）互连技术，将L2与L3缓存垂直连接至基础芯片及计算复合体（CCC）。数据输入输出由位于堆叠结构中心垂直轴线上的CCC统一管理，以优化信号路径与带宽效率。

在性能评估方面，AMD在论文中对比了平面与堆叠两种L2缓存配置：1MB平面L2缓存的典型访问延迟为14个时钟周期，而采用堆叠结构的同容量L2缓存延迟降至12个周期。这不仅证明堆叠方案可提升缓存容量，还能实现优于或至少持平于传统平面布局的延迟表现。此外，AMD特别指出，此类架构在能效方面亦具备显著优势，有助于降低整体功耗。

随着缓存层级向更靠近核心的方向演进，AMD此举预示着未来高性能处理器可能在L2层面实现容量与效率的双重突破，进一步模糊缓存与内存之间的性能边界。