我经常收到设计师关于信号完整性和电源完整性等问题的问题，最近这个问题让我（再次）思考了一些关于平面附近和覆铜的基本布线实践。以下是我最近在 LinkedIn 上收到的（转述）问题：
我想知道您对PCB叠层中信号/电源混合布线的看法。信号走线和电源层可以在同一层布线吗？我见过一些叠层指南，建议这样做，但没有人提供可靠的建议。
再次，我们又一次遇到了一个典型的例子，它表明一个长期存在的设计指南缺乏足够的背景信息。简而言之，这个问题的答案是“是”，在某些情况下这样做是可以的。这种做法非常普遍，我们在客户的电路板上这样做，没有出现任何阻抗问题、EMC问题或直流功率损耗，因为叠层设计正确，而且我们考虑了如何正确地进行设计布线。然而，在电源层布线信号时，或在信号层布线电源轨时，需要考虑多个方面。困难来自于对电路板电源完整性、受控阻抗和直流功率分布的考虑。
如何在 PCB 电源层中布线信号
在开始用走线切割 PCB 的电源平面层之前，您需要考虑以下方面的设计要求：
- 电源平面电流容量
- 低速与高速信号和阻抗
- 如果平面用作参考图层，则返回路径
让我们更详细地了解每个领域。
电源平面电流容量
无论何时设计电源层，它都会具有一定的载流能力，这与构成电源层的铜箔尺寸有关。如果开始通过高功率层进行布线，就会将电源层分割成多个部分，每个部分的载流能力都会低于均匀的电源层。此外，如果电源层的形状非常复杂，最终可能会形成一个高电流密度的漏斗，从而导致温度升高。
弥补电源层布线不足的一个解决方案是在相邻层上使用另一个并行的电源层。在这种布局中，您实际上是将电流分配到两个平行的电源层上，这有助于确保不会超过任何一个电源层部分的电流容量。对于大多数低功耗设备，通常无需担心这一点。但是，如果您拥有一个高功率系统，则很可能无论如何都需要这样做，以确保系统能够提供足够的功率而不会过热。一个常见的例子是背板（3U/6U）或其他机架式设备。
走线阻抗
如果您没有通过电源层的覆铜布线来控制阻抗，则无需过多担心这一点。SPI 和 I2C 等单端数字协议以及 GPIO 可以通过覆铜布线，无需担心阻抗问题，因为它们没有阻抗规范，但您仍应遵循此列表中的其他准则（如适用）。对于阻抗至关重要的高速协议，则是另一回事，您需要确保在这些走线周围留出足够的覆铜空间，以确保不违反阻抗目标。如果电源覆铜距离走线太近，则需要在层堆叠中使用共面计算，以确保不违反阻抗公差。
通过施加高间隙来切割平面的危险在于，最终会将铜箔切割成过多的部分。如果布线过多，布局周围会留下大量剩余的铜箔，这些铜箔会被切割成小段。对于需要阻抗控制的低层电路板，您可能没有另一个电源层来将这些部分重新连接在一起。如果您发现需要通过电源层布线大量线，那么最好再添加两层（电源层和地层）。
电源平面分割的返回路径和路由
与其他任何情况下的布线一样，请确保 PCB 中的信号具有明确定义的返回路径，尤其是在电源层中布线时。这里的问题是如果您在相邻层中布线。当您在与电源区域相同的层中布线时，您会在参考平面中放置间隙。对于电源区域，这通常没有问题，除非您将电源区域用作另一层中信号的参考。然后，如果您碰巧在其中一个间隙上布线，则会创建一个具有更高寄生电感的区域，然后该区域可能会从串扰或外部源接收更多的 EMI。
对于在两个平面层之间传输的低速协议，只要另一层的平面均匀分布，就可以通过电源平面分割进行布线。由此产生的阻抗不连续性在电气上是短的，因此无需担心反射。此外，尽管平面分割区域的电感较高，但另一层上的平面有助于确保仍然有明确的返回路径。对于高速信号，这一点更为重要，与其切割电源平面，不如添加一个新层来为这些信号腾出空间。
对于更高速的协议，在平面层中这种裂缝上布线带状线存在问题，其他作者也指出了这一点。例如，假设我们在电源层和接地层之间布线一条带状线，由于电源层布线导致接地层出现裂缝。这看起来像以下模型（SE 带状线宽度 = 8.64 mil，DIFF 带状线宽度/间距 = 6.223 mil/10 mil）。
这里我创建了一个非常基础的模型，可用于信号完整性仿真；信号从顶层（L1）的焊盘开始，顶层采用接地灌胶，电源层（L2）有两个分支，可用于信号布线。在相邻的信号层（L3）上，我们有两组阻抗确定的带状线（50 欧姆单端，100 欧姆差分对）。这些信号通过 L4 上的接地层进行布线。所有电介质厚度均为 10 mil，Dk = 4/Df = 0.02。信号过孔添加了缝合过孔，以便在每种配置中都能提供匹配的带状线输入阻抗。
从这个仿真模型中，我们可以看到走线穿过了电源层的裂缝；一个裂缝（左侧）较窄，为 200 mil，而另一个裂缝（右侧）较宽，为 400 mil。考虑到 L4 上有接地平面，这会如何影响阻抗和反射？
首先，每个间隙区域都存在阻抗不连续性。单端通道在间隙区域的特性阻抗为 58.1 欧姆，而差分通道的差分特性阻抗为 106.2 欧姆。这种差异并不奇怪，因为差分通道的阻抗由线对中两条走线之间的间距决定。
虽然存在明显的不匹配，但接下来的问题是，这在每个通道中是否都很重要。我们可以通过观察间隙区域的S参数和阻抗来确定这一点。我们预计在低频下，间隙几乎不可见，并且不会对阻抗产生重大影响。然而，在较高频率下，我们预计间隙会引起回波损耗的一些明显变化。下图显示了Simbeor仿真结果，展示了200 mil间隙上布线通道的回波损耗(S11) 。
当布线超过 200 mil 的间隙时，结果就没那么糟糕了。虽然我们通常会看到回波损耗低至 -30 dB 或更低，但随着频率的升高，我们通常愿意接受低于 -10 dB 的回波损耗。单端通道和差分通道在 20-25 GHz 左右的频率范围内都符合这些标准。
现在我们可以与超过 400 mil 间隙的布线情况进行比较，如下所示。
之前的结果已经达到了预期，而这些结果略差于预期。我们仍然看到，对于布线间距为 400 mil 的差分通道和单端通道，回波损耗频谱接近可接受的限值。在这些通道中，假设我们从 -35-40 dB 的基准 S11 开始，我们可以估计间隙会增加约 20-25 dB 的回波损耗，具体取决于频率。
现在，让我们比较一下相邻电源层中没有间隙的情况。这种情况如下图所示，分别为单端走线（顶部）和差分对（底部）。这两个例子似乎都证明了我们仅通过分析临界长度就能直观地了解到的情况：在低频下，我们仍然可以看到与参考阻抗匹配的良好阻抗，正如我们预期的那样。请注意，S11 和 S22 曲线几乎完全相同，正如我们对均匀传输线的预期一样。
用于比较 S 参数图的一个常见带宽指标是回波损耗频谱中的 -10 dB 限值。下表总结了从上述一组图中提取的 -20 dB 带宽值。
结果非常有趣。最初，单端走线的带宽更高，但这可能是由于其宽度较大（单端走线为 8.64 mil，差分走线为 6.223 mil），因为这会使单端走线在这些频率下的趋肤电阻更低。在两种情况下，间隙的存在都会通过将 -10 dB 频率点向左移动来限制带宽，正如我们预期的那样。差分对的带宽降低要小得多，因为每条走线都为另一条走线提供了返回路径。
如果我们在电源层的这些间隙中布线会发生什么？显然，上一层的布线会产生一些串扰。同时，电源层和接地层的存在共同决定了阻抗。串扰和反射会同时发生，并且在较高带宽下，这两种情况的强度会更加明显。这支持了上面关于上升时间的观点——传输较慢信号的带状线可能可以很好地穿过电源层的间隙，但较快信号的带宽会与回波损耗频谱的下降重叠，导致通道无法正常工作。
综合
总而言之，如果您使用的是低速数字信号，且不需要阻抗控制，那么我不必太担心电源覆铜层中的走线。只需注意电源层周围的电流路径，并尽量不要将电源层分割成小块即可。在其他情况下，您应该使用额外的层并在那里布线。此外，必要时还要注意阻抗要求：如果电源层中的共面铜线距离带状线或微带线太近，就会造成阻抗偏差，就像我使用共面微带线的示例一样。
那么电源层附近的信号怎么办？对于中等速度的信号，必须确保附近有另一个参考层，并避免布线穿过电源层的间隙。对于非常快的信号，我们很快发现，即使有相邻的接地层（带状线配置）也无法避免带宽限制。如果电源层的间隙较大，则阻抗不匹配会在较低频率下出现，并会产生更多反射，从而限制通道带宽。
END
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