CMOS 2.0，并非摩尔定律的终点

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随着晶体管微缩难度持续攀升，半导体行业开始向外寻求技术突破，芯粒、先进封装、高带宽内存与异构集成成为主流发展路线。

而imec提出的全新微缩范式——CMOS 2.0，则选择截然相反的发展思路。该路线不再将先进封装视作芯片拆分的终点，而是把拆分理念深入至芯片电路底层，目标是在三维架构内部搭建逻辑、内存、输入输出与供电单元的全新互联方式。“CMOS 2.0的核心固然是系统拆分，但并非传统意义上的拆分模式。”imec院士、三维系统集成项目负责人ZsoltTokei在接受采访时表示。

传统芯粒拆分方案一般会将缓存这类完整功能区块从主芯片中剥离，Tokei称这确实是三维技术的合理应用方向，但CMOS 2.0走得更远：它在最底层实现拆分，单一层晶圆不再承载完整电路。“整套架构需要从零重新设计。”他说道。

这一核心差异也将CMOS 2.0与imec范围更广的异构大规模集成（HLSI）框架区分开来。异构大规模集成描述行业当下的发展趋势：将逻辑、存储、光子器件、封装、供电与散热单元整合为大型人工智能系统；CMOS 2.0则是该转型过程中更细分的技术路径，研究如何从电路层级起，基于三维架构重构CMOS器件本身。

目前CMOS 2.0仍处于技术路线图规划阶段，尚未形成商用制造流程。但Tokei表示行业发展节点已经改变：过去仅停留在学术论文与实验室研发的相关概念，如今随着AI系统遭遇内存、功耗与数据传输瓶颈，落地价值愈发凸显。Tokei表示，“产业需求与科研探索形成双向契合。”

数据传输是推动该技术发展最核心的动因。人工智能算力负载需要在处理器、加速芯片与内存之间海量传输数据，高带宽内存虽缓解了部分压力，但计算单元与存储单元之间的传输距离，仍是制约AI硬件性能的核心瓶颈。“各类算力任务中，各类通用加速芯片与内存之间的数据搬运量十分庞大。”Tokei表示。

行业当前的解决思路是向外拓展系统规模：增大封装面积、叠加更多计算与存储单元，但该方案存在明显上限。系统平面尺寸越大，信号传输距离越长，供电、散热与传输延迟的管控难度同步加剧。“当平面传输距离拉长到一定程度，数据交互效率会大幅下滑。目前所有单元都依靠平面互联，因此各类信号、电力的垂直传输架构至关重要。”

CMOS 2.0通过提升垂直互联密度破解该痛点：不再沿用现有芯粒的输入输出互联结构，而是从设计初期就基于层间所需互联密度搭建整套系统。在imec的技术构想中，存储与逻辑、输入输出单元之间均可实现超高密度垂直互连。

Tokei表示，该技术的核心目标是大幅降低功耗、成倍提升带宽，但想要实现这一目标，必须跳出传统层级的芯片拆分思路。

早期三维技术已经开始向下拆解硬件层级：堆叠封装技术将内存叠置于智能手机逻辑芯片上方；2.5D集成借助中介层实现多颗芯粒并排布局；新一代三维方案则把缓存等功能区块堆叠在逻辑晶圆之上。

CMOS 2.0的拆分粒度更进一步。Tokei描绘了未来架构：低功耗逻辑与高性能逻辑分属不同晶圆层，存储、输入输出及其他功能单元逐层叠加，层间互联间距、单位面积互联密度远超传统封装技术。“拆分至最底层便是晶体管器件层面，CMOS 2.0的核心构想是N型与P型器件不再集成于同一晶圆层，而是分置两层完成搭配。”

在这种架构下，单颗晶体管、完整电路或输入输出模块无法在单层晶圆上成型，需要跨两层晶圆协同实现，最大化利用垂直空间。这会彻底改变芯片的设计、制造与验证体系。

从Arm的产业视角也能看出行业的转变。Arm云人工智能业务执行副总裁Mohamed Awad表示，人工智能的发展倒逼行业摒弃单颗芯片孤立优化的传统模式。“芯片应当围绕整套系统、适配算力负载量身定制，而非强行将新一代AI运算任务适配老旧标准化芯片。”

对Arm而言，技术变革不只是单纯增加加速核。AI系统需要CPU、加速芯片、内存、互联线路、供电、封装与软件协同工作，行业评判标准不再只看峰值算力，而是在真实功耗、散热约束下的持续运算性能。

“行业的微缩发展逻辑，正从单芯片视角转向全系统视角。系统能效决定单位功耗、单机柜能够承载的AI算力规模。”Awad称。

随着AI从生成式模型向智能体系统演进，系统全局设计的重要性进一步提升。加速芯片依旧承担并行数值运算，但智能体AI涉及规划、工具调用、信息检索、内存读取、校验、决策与多步骤任务调度，大部分统筹工作仍依靠CPU完成。“CPU成为整套系统的调度与执行中枢：负责调度模型运行、管理数据流转、协调输入输出与网络、处理安全隔离、平衡整机负载。”

这并不代表CMOS 2.0是Arm专属架构方案，但能够解释为何imec的技术路线具备广泛产业价值。如果未来AI系统需要通用计算、加速单元、内存与输入输出深度耦合，底层芯片就必须支持更高密度、更高效率的集成方案。

“CMOS 2.0给行业提供更多设计自由度，让逻辑、存储、加速单元与输入输出紧密互联，这正是当下AI系统突破数据传输、能效瓶颈急需的技术。”Awad说道。

CMOS 2.0无法直接套用现有成熟制造工艺流程，落地存在显著挑战。Tokei表示，该技术需要改造现有制造工序，甚至开发全新工艺。多层晶圆架构、多层键合、晶圆重构、翻转、剥离与边缘管控等工序，在超高密度跨层电路重构的要求下难度大幅提升。

他预判未来系统每平方毫米需要数千万根垂直互联线路，长期来看密度还会持续提升。在该密度标准下，晶圆对位精度与良率管控容不得丝毫差错。“任何一根互联线路都不能失效。”Tokei强调。

目前晶圆混合键合能够实现比裸片键合更小的互联间距，但Tokei提醒，该差距仅由当下工艺复杂度、设备成熟度决定，并非键合技术本身存在永久局限，新一代生产设备有望打破现有边界。不变的是：CMOS 2.0将键合精度、晶圆重构流程、缺陷管控推向全新高度。

现阶段CMOS 2.0属于长期前沿技术路线。Tokei称行业已逐步建立认知，并启动初步验证，分层布局低功耗、高性能逻辑的思路率先落地测试。

Tokei预估产业时间线：五年内配套设计工具与完整设计生态成熟；十年内迎来首批商用落地产品，推出体积更小、能效更优的整机系统，随后迭代出第二代三维集成产品。

从时间周期不难看出，CMOS 2.0并非一款单一新品，而是重新定义芯片微缩的发展方向。行业不会停止晶体管小型化研发，芯粒、先进封装技术也会持续迭代，但未来性能提升的核心增长点，将来自更精细的电路拆分、更高密度的跨层互联，以及存储、逻辑、供电与软件一体化三维协同设计。

综上，CMOS 2.0并非摩尔定律的终点，也不是芯粒技术的全新代名词。它旨在将芯片微缩推进至电路底层，充分释放三维垂直维度的技术潜力。