三星曝“史诗级”进展！世界最小晶体管，来了？

电子发烧友网报道（文/席安帝）为了扳倒其最大竞争对手——台积电和英特尔，三星电子正不断围绕“晶体管架构”领域展开攻势。

6月17日，三星电子宣布，其半导体研发中心的研究人员首次实现了栅极间距仅为42nm的3D堆叠晶体管结构，这项研究成果也于近日入选了在日本京都举办的“2026年国际超大规模集成电路研讨会”的最佳论文。

这项研究的核心意义在于，其将最初常用于存储半导体领域的垂直堆叠概念扩展到了逻辑半导体领域。过去，借助垂直堆叠的方案，三星电子实现了存储半导体领域的全面领先，比如在NAND闪存领域，三星电子通过V-NAND技术突破了传统存储容量的限制，打造出大容量和高性能NAND产品，广受市场好评；而在DRAM领域，三星电子也凭借将多层芯片堆叠在一起的HBM技术，领跑全球AI存储市场。

因此，三星此番也正打算将这种垂直堆叠的技术路线延伸至逻辑半导体领域，试图在逻辑半导体和芯片领域开启一个全新的时代。

突破“平面化”瓶颈，垂直堆叠优势明显？

得益于多年来在存储半导体领域积累的丰厚经验，垂直堆叠的技术路线如今被三星电子尝试用来开发逻辑半导体和芯片产品也是理所当然。毕竟，根据三星电子的官方解释，如今采用平面排布的逻辑半导体与芯片正面临越来越多的技术瓶颈。

多年来，晶体管架构一直在持续演进——从平面晶体管到鳍式场效应晶体管（FinFETs），再到后来的全环绕栅极（GAA）结构，每一代晶体管架构都能够更加精准地提升控制电流的能力。然而，要实现逻辑器件的进一步微缩，仅通过优化单个晶体管的控制是远远不够的，更为关键的反而是要确定如何更高效地排布n型和p型晶体管。

在传统逻辑电路中，N型和P型晶体管往往是并排放置在同一个平面上。这种架构已成功应用了数十年之久，且在打造当今高性能逻辑芯片领域发挥了关键作用。然而，随着芯片对晶体管更高密度需求的持续增长，这种平面布局面临的技术局限性也日益凸显。

这就好比一个城市中不同的土地规划方案。众所周知，当一个城市当中可利用的土地变得越来越稀缺之时，城市规划者往往最初会采用缩小建筑间距的方式，去更高效地利用道路与开放空间。但久而久之，当城市土地利用率达到极限之时，进一步的横向扩张将会变得不切实际。这种情况下，最好的解决方法便是向上进行建造与开发，高层建筑可以充分利用垂直维度在同一块土地上创造出更多可使用的空间。

逻辑器件领域也是同理，如今将n型和p型晶体管并排排列仅能达到一定极限的密度水平。随着晶体管之间的间距持续缩小，绝缘层会越来越薄，一旦低于某个临界值，绝缘效果就会消失。通过垂直堆叠，水平方向的限制就会彻底消失，且能够在相同的芯片面积内容纳更多的晶体管。

三星电子在GAA架构上拥有多年成熟的经验与技术积淀，而GAA架构则天然支持垂直堆叠的方案。具体来讲，由于GAA器件采用可多层构建纳米片沟道，它们为垂直方向的堆叠与沟道控制提供了技术基础。换句话说，3D堆叠场效应晶体管并非与GAA是完全不同的技术方向，相反其可被视为将GAA平台拓展至三维空间的另一种革命性技术路线。

从“平面排布”到“垂直堆叠”，维度转换存多重挑战

从理论上来看，从平面结构转向垂直堆叠式结构，似乎仅仅只是一个维度变化的问题。但这种概念看似简单，仿佛只需将晶体管层层堆叠即可解决问题。但在实际应用中，实现这样的垂直堆叠式结构仍需克服三大关键技术挑战。

首先，必须要确保有足够的电流传导路径。沟道是电流在晶体管中流动的通路，如果沟道的宽度不足，晶体管在导通时可能无法提供所需的驱动电流，从而有可能限制器件的关键性能。3D堆叠场效应晶体管在减小晶体管面积方面尽管具有显著优势，然而在减小面积的同时，要想保持足够的载流能力就颇有难度。

对此，三星电子主要通过在n型和p型晶体管中均实现三层纳米片沟道，并对其进行了垂直集成的技术路线来解决这一问题。通过堆叠多个纳米片沟道，即便在极为紧凑的封装尺寸内，也能保持有效的沟道宽度。

其次，沟道当中的电流通路即便较宽，但其中如果存在缺陷或结构不规则，晶体管的电气性能也会大幅下降。尤其是在多层纳米片架构中，沟道的质量就显得尤为关键。层与层之间在厚度、形状或晶体质量上的微小差异，都会导致电流分布不均，最终影响器件性能与变异性。

这种情况与现实中的高速公路非常相似——即便道路宽阔，但如果路面凹凸不平，或者各路段的车道宽度差异显著，交通也无法顺畅通行。同样的原理也适用于晶体管的沟道上，均匀的沟道尺寸和高晶体质量是电流能够稳定传输的关键。在全环绕栅极（GAA）器件中，纳米片沟道是通过生长硅基薄膜晶体层形成的。三星电子采用对外延生长工艺进行一系列精准优化的方式，实现了多堆叠层间高度均匀且无缺陷的纳米片沟道，这也为三星电子未来提升3D堆叠场效应晶体管技术的性能和一致性奠定了关键基础。

最后，如何清晰区分上层和下层晶体管，也是3D垂直堆叠方案存在的一大关键挑战。以一栋公寓楼为例，虽然所有住户都住在同一栋楼里，但楼层之间由于被天花板和地板隔开，能够极大的减少住户之间的干扰。但如果没有这种隔离，噪音和干扰很容易在各楼层之间传播。

3D堆叠场效应晶体管也是同理，由于上下两层晶体管之间的位置非常接近，需要专门的隔离结构来防止不必要的电气干扰。三星电子采用了中介质隔离（MDI）层来解决这类问题，中介质隔离（MDI）层不仅仅是一层简单的绝缘层，它是分隔上下层晶体管的关键边界，还为各器件栅极堆叠结构的形成提供了结构参考。

一般来说，N型和P型晶体管往往需要不同的电气特性，因此也需要不同的栅极材料。在传统的平面式布局当中，这些器件可以在制造过程中进行横向分离。在垂直堆叠架构当中，两种器件彼此直接上下层放置，这会使得对“金属-介质-绝缘体（MDI）”的位置和厚度进行精确控制变得至关重要。

如果中介质隔离（MDI）层过薄或位置设置不当，可能会发生上下层晶体管之间的电耦合。反之，如果中介质隔离（MDI）层过厚或不均匀，则可能会使每个晶体管所需的栅极结构的形成变得更加复杂。基于这一缘由，中介质隔离（MDI）层几乎可以被认为与3D垂直堆叠技术本身同样重要，在 3D 堆叠场效应晶体管中，器件的成功堆叠不仅取决于堆叠器件的能力，更取决于精准分离这些器件的能力。

因此，三星电子此次展示的栅极间距（相邻栅极之间的距离）仅为42nm的3D堆叠场效应晶体管，其意义远不止于推出一种全新的晶体管排布架构，更进一步证明了3D堆叠场效应晶体管能够成为下一代逻辑器件的实用技术路径。

不过，这项技术的实现也有较大的难度。特别是随着栅极间距的缩小，量产制造的难度也会随之不断增加，这也自然会导致良率提升存在非常大的挑战。毕竟，沟道、栅极、源/漏区、隔离层以及接触结构都必须在极其有限的空间内以极高的精度形成，这就需要厂商具备对晶体管进行精确的垂直堆叠与隔离的能力。

小结

三星电子本次提出的3D堆叠场效应晶体管结构，可谓是将其一直以来十分推崇的GAA架构拓展到了一个新的维度。如若能够实现大规模的量产且保障高良率以及高性能表现，或许会是当前逻辑器件和芯片设计领域的一大革命性进展，或将推动逻辑器件与芯片设计不再局限于单纯缩小单个晶体管尺寸这一传统技术挑战上。

不过，在量产之前，业界仍需解决“如何更高效地布置N型和P型晶体管”、“如何形成高均匀性的多沟道层”，以及“如何精准隔离垂直堆叠器件”等问题。三星电子通过对42nm栅极间距、三层堆叠纳米片沟道、先进外延生长工艺、中间介质隔离（MDI）的验证以及电气性能的实测，给业界提供了一个实验室条件下具备可行性的方案。但未来究竟能走多远，依然需要在大量的实际应用场景中进行验证。

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