0.7nm！IBM将芯片行业推向“埃米时代”

电子发烧友网报道（文/黄山明）芯片界又有大突破了，这次终于突破了纳米的限制，进入到了1nm以下的世界。近期，IBM发布全球首款亚1纳米（sub-1nm）芯片技术，制程节点为0.7纳米，也就是在指甲盖大小的芯片上集成近1000亿颗晶体管，密度约为其2021年2nm芯片的两倍。

这次不再是实验室产品，而是在Albany纳米技术中心、使用标准的半导体制造流程做出来的。IBM给出了具体的工艺解决方案，这意味着台积电、三星等晶圆代工厂接手后，有望将这枚0.7nm芯片推向商业化量产。

NanoStack架构打破1nm物理铁壁

众所周知，芯片制程工艺代表了芯片内部晶体管等元件的尺寸和间距。制程越小，通常意味着芯片的性能越强。但随着制程逼近1nm时，情况就变了。

1nm在物理尺度上极其微小。以硅材料为例，硅原子之间的距离约为0.245nm，这意味着1nm宽度的结构顶多只能容纳约4个硅原子。当晶体管的物理尺寸缩小到这个级别，材料本身的原子数量过少，会导致结构稳定性下降，继续微缩在物理上变得几乎不可能。

更重要的是1nm制程面临的最核心物理障碍。在宏观世界中，电子无法穿过绝缘层；但在微观量子世界中，电子具有“波粒二象性”。当晶体管尺寸缩小到1nm以下时，栅极与沟道之间的绝缘氧化层厚度可能仅剩几个原子。此时，电子会不受控制地直接穿透绝缘层，即量子隧穿效应。这种情况不仅会导致漏电与功耗失控，更会让晶体管失效。

过去不是没有做出1nm的晶体管，但基本都是在高校实验室中。例如2016年，劳伦斯伯克利国家实验室科学家宣布利用碳纳米管和二硫化钼制造出了栅极长度仅为1nm的物理晶体管。

各大高校也经常在《Nature》或《Science》上发表论文，利用二维材料（如石墨烯、过渡金属硫化物）制备出单晶体管，甚至有将沟道缩减到0.34nm（等同于单层原子厚度）的实验室成果。但学术研究的突破往往是孤立的单体器件，无法大规模量产。

产业界做法是，将晶体管在二维平面上排列，FinFET通过凸起鳍状沟道提升栅极控制力，从而提升工艺制程，但当沟道缩到3nm/2nm以下时，鳍片间距和漏电问题逼近极限。IBM此前率先提出的Nanosheet架构改用水平堆叠的薄片作为沟道，已被台积电、英特尔在3nm/2nm节点广泛采用。

那要如何解决漏电问题呢，既然横着放不下，那就竖着堆。IBM推出了一种全新的NanoStack架构，将两个纳米片晶体管沿Z轴垂直堆叠、错位排列，通过“三维顺序集成”在相同面积内容纳更多晶体管，相当于把平面微缩的第三维空间也用上。

在演示结构中，每个晶体管采用三层厚度不足5nm的纳米片，层间距约9nm。两组器件通过IBM称之为关键创新的超薄介电层键合工艺进行垂直键合，形成CMOS堆叠结构。

简单来说，IBM 借助原子层沉积（ALD）技术，开发出了一种仅有几个原子厚度、具备高介电常数（High-k）的超薄介电材料，并实现了无缺陷的键合，将两层器件间的电磁干扰降到了零。最终依靠这种技术，做到了0.7nm制程芯片。

更值得注意的是，IBM已通过多项实验验证了该架构的可行性，包括超薄介电键合CMOS集成、双沟道工程演示，以及具备预期开关性能的功能性CMOS反相器。反相器是逻辑芯片中最基本的电路单元，能跑通反相器，意味着该架构具备了走向集成电路的基础。这证明NanoStack并非单纯理论构想，而是能够进行工业量产的芯片架构原型。

半导体即将进入埃米时代

前几年，整个行业一直在推演2nm之后的路线。当时行业指明了两个方向，一个是单片式CFET（mCFET），在同一块硅片上一次性构建6-8层纳米片，统一蚀刻填充。设计简单、密度高，但存在致命的热预算问题。PMOS和NMOS需用不同材料，而某道1400°C的退火步骤会破坏下方已完成的器件层。

另一个则是顺序式CFET（sCFET）用两片独立晶圆分别制造NMOS和PMOS，再通过键合连接。各器件可独立优化，但键合本身会引入电容和精度误差。

IBM选择了第三条路，错位顺序CFET（staggered sCFET），即在顺序集成基础上，让上下两层晶体管交错排列，正面走信号、背面走电源。并在其位于美国纽约州的Albany NanoTech Complex（奥尔巴尼纳米技术中心）秘密立项，该中心是美国半导体研发的核心节点之一。

而产业界之所以如此着急在2nm刚进入商业化的时候，就探讨1nm甚至埃米级的芯片，是因为整个行业正在面临一个隐形的巨大灾难，即SRAM缩放归零。

在台积电的3nm和即将到来的2nm工艺中，大家惊恐地发现，逻辑晶体管确实还能变小，但是SRAM几乎无法再缩小了。

如今的AI大模型和GPU极其依赖片上缓存来降低延迟。如果逻辑晶体管不断变小，而SRAM大小不变，那么芯片内就会有超过一半的面积被无法缩小的存储器占据，这被称为“内存墙”。

因此，IBM不仅需要把逻辑器件做小，并且还必须攻克如何让逻辑和存储在空间上无缝融合，彻底解决大模型算力芯片喂不饱的问题。此次发布的NanoStack架构，可以令SRAM面积缩小40%。

IBM Research负责人Jay Gambetta和技术副总裁Huiming Bu在发布会上明确表示，Nanostack不是一个单一的制程代号，而是一个庞大的技术平台。

这个架构将承载半导体行业正式从纳米时代跨入埃米时代，这一套3D顺序集成方案，预计可以支撑行业一路从7埃米最终演进到1埃米，这直接帮助整个半导体工业规划好了到 2035 年甚至更远的技术路线。

不过，由于IBM自身已退出芯片制造业务，不再直接生产或销售芯片，其商业模式更接近架构授权。即IBM设计晶体管架构，由合作伙伴负责制造。此前三星电子和日本Rapidus均获得过IBM相关芯片技术授权。

IBM同期宣布计划成立独立子公司Anderon，定位为全球首家纯量子晶圆代工厂，整合其在量子计算与半导体制造领域的积累。

写在最后

当前台积电已量产约2nm制程，英特尔上周表示其18A工艺（约1.8nm）已进入风险试产阶段，三家头部厂商原计划在本十年末才推出亚纳米芯片。IBM的0.7nm技术意味着这场竞赛或许还未真正开始就已经有了答案。

需要澄清的是，如今半导体行业的工艺节点，包括2nm、18A、0.7nm等，已经不再代表晶体管某一个物理部件（如栅极长度）的真实物理尺寸，它更多是一个等效性能指标和营销代号。但IBM的0.7nm确实证明了，通过3D Nanostack架构在指甲盖大小的芯片上塞进数千亿个晶体管的路线在物理上是完全行得通的。