本文您将了解：

• 与基于 FPGA 的通信设计相比，ASIC 架构如何降低功耗并缓解热约束。

• ASIC 中更紧密的混合信号与 RF 集成如何改善系统效率、波束成形与整体射频性能。

• 为何长期可靠性、抗辐射能力与生命周期管理正推动先进 5G、6G 与卫星系统走向定制硅。

在 5G 基础设施、新兴 6G 平台、卫星载荷、微波回传以及非地面网络（NTN）系统中，硅架构正日益成为界定系统能力的约束条件。随着带宽上升、天线数量增加、调制方案更复杂，功耗密度、集成效率与热极限决定了哪些方案能真正部署——而不仅仅是功能上可行。

在早期开发与标准仍在演进时，FPGA 仍然非常有效。其可重构性使工程团队能够吸收规范变化并加快原型速度。

然而，一旦功能需求趋于稳定、产量上升，优化重点就会转移。功耗效率、混合信号集成与长期可靠性被推到前台。在此阶段，许多通信系统从可编程逻辑转向专用集成电路（ASIC），因为架构权衡日益有利于固定功能硅。

功耗成为主导约束

在当代通信硅中，器件总功耗主要由两类贡献决定：可编程逻辑结构与处理器子系统。随着信号处理负载扩展——尤其是波束成形、快速傅里叶变换（FFT）/逆 FFT（IFFT）、滤波与信道化——底层架构的效率变得关键。

在基于 FPGA 的设计中，可编程结构引入固有开销。查找表（LUT）、布线网络、DSP 切片、嵌入式存储器与时钟分配资源的开关电容显著高于固定 ASIC 逻辑。配置存储器与未使用的布线资源无论利用率如何都仍然存在，从而贡献静态与动态损耗。结果是功耗并不随有用计算线性缩放。

以 16 nm FPGA SoC（如 Zynq UltraScale+）上的典型通信实现为例——约使用 85k LUT、数百个 DSP 模块，工作在 100 至 250 MHz——仅可编程逻辑通常就耗散 1.6 至 2.4 W。跨时钟区域的宽数据通路以及配置基础设施还会带来额外损耗。在紧凑型电台或小基站平台中，这会迅速变成热约束，而不再是次要优化。

ASIC 实现去除了这种结构性低效（表 1）。乘加阵列被硬化，数据通路在物理上局部化，布线被约束以最小化电容。时钟与电压域按负载特性而非架构通用性来定义。对等效功能，逻辑功耗在 12 nm 通常降至约 0.35 至 0.60 W，在 7 nm 约为 0.25 至 0.40 W，相当于约 4 倍至 10 倍的下降。

表 1. 随着负载扩展，硬化 ASIC 数据通路相较可编程逻辑结构，在信号处理功耗上实现多倍下降。

还值得注意的是，TSMC 12 nm 技术是 16 nm 的光学缩微，通常可带来约 10% 至 20% 的逻辑功耗下降、约 15% 至 25% 的面积缩小，同时对锁相环（PLL）与数据转换器等模拟 IP 保持较广的兼容性。这允许在不必全面重设混合信号子系统的情况下获得渐进式功耗改善。

在同等节点上，处理器子系统的差距较小。FPGA SoC 集成硬化的 Arm Cortex-A53 与 Cortex-R5 核，因此有源 CPU 功耗与 ASIC 实现大体可比。由约 1 GHz 的四核 Arm Cortex-A53 加上用于实时控制的双核 Arm Cortex-R5 组成的通信负载，在 16 nm FPGA 器件中通常约消耗 0.9 至 1.4 W。ASIC 实现中的节点缩放会使其略有下降。

更显著的差异在于电源管理的灵活度。定制硅支持细粒度电源门控、域级动态电压与频率调节、独立电压岛以及深度保持状态。在突发型通信业务剖面中，这些技术可实质降低空闲与待机功耗。

当 CPU 与可编程逻辑合计时，代表性 FPGA 基通信子系统总耗散可能接近约 3 W，而 12 nm 或 7 nm 上的可比 ASIC 实现可运行在更接近 1 至 1.25 W 的水平。这一差异会实质改变热设计约束与部署灵活度。

集成与确定性性能

功耗只是迁移的一个维度。集成正日益决定整体系统效率。

基于 FPGA 的平台经常依赖片外 ADC 与 DAC，通过 JESD204 等高高速串行接口连接。虽然功能上有效，这些链路会引入可观的接口功耗、额外的时钟开销以及板级信号完整性约束。

在定制 ASIC 中，转换器可按所需分辨率与采样率专门架构。Sub-6 GHz 电台通常需要 12 至 14 位、100 至 250 MSPS；宽带毫米波（mmWave）系统则工作在 10 至 12 位、1 至 3 GSPS。

与分立宽带转换器相比，面向应用的集成 ADC 与 DAC 架构可实质改善能效（往往可达数倍，取决于分辨率/带宽/架构），并通过消除高速芯片间 I/O 降低系统功耗。

进一步集成 RF 功能——包括本振（LO）产生、混频器、增益级与滤波——可缩短信号路径并减少寄生。增益与相位对齐的改善直接有利于波束成形相干性。近 RF 与直接采样架构可完全去掉中频级，降低物料清单并简化校准。尽管直接采样 ADC 的瞬时功耗可能更高，它们往往能降低整体架构复杂度与时延。

嵌入式 FPGA（eFPGA）结构可提供有限的部署后灵活性，但会占用大量硅面积，且功耗效率低于固定功能逻辑。对滤波、FFT 或前向纠错等高吞吐数据通路，硬化逻辑或可授权 DSP 核通常能提供更优的每瓦性能。因此，eFPGA 最好被视为受控的灵活性机制，而不是优化信号处理硬件的替代品。

超越开发环境的可靠性

在地面基础设施中，可预期的热行为与长服役寿命至关重要。在天基系统中，可靠性要求进一步收紧。

低地球轨道与中地球轨道（MEO）载荷必须耐受闩锁、单粒子效应与长时间温度循环。ASIC 实现可支持加固触发器、三模冗余以及仔细工程化的偏置网络等抗辐射加固设计技术。保护环结构与抗辐射感知版图可降低对寄生导电路径的敏感度。

此外，ASIC 实现还可采用商用现货 FPGA 器件所不具备的抗辐射封装技术。

面向长期可扩展性的划分

许多通信架构现在把第 1 层信号处理与更高层协议功能分开。通信 ASIC 实现转换器接口、波束成形、FFT/IFFT 处理、滤波、前向纠错与 PHY 定时，而配套应用处理器处理第 2/3 层协议栈、控制面逻辑与安全功能。

PCIe Gen4 或 Gen5 等高高速互连支持可扩展的芯片间划分。这种分离使通信 ASIC 可在无需激进节点迁移的情况下维持 10 至 15 年生命周期，而应用处理器继续受益于工艺缩放与更高的每瓦性能。因此系统级功耗可继续下降，而无需重设核心信号处理硅。

综合来看，这些架构差异往往可转化为整体系统级功耗约 2.5 倍至 5 倍的下降，同时带来更紧密的混合信号集成与更好的长期可靠性。随着带宽、天线数量与部署密度继续上升，这些因素成为结构性要求，而不再是增量改进。

在探索与早期部署阶段，FPGA 仍然关键。但在量产规模上，定制硅正日益定义先进通信基础设施在功耗效率与架构可持续性上的基础（表 2）。

表 2. 驱动高性能通信系统从可编程逻辑向定制硅迁移的结构性设计因素。

原文：https://www.electronicdesign.com/technologies/communications/article/55389609/ensilica-why-communications-systems-are-migrating-to-asic-architectures

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