【存储器】Intel重回存储器制造？XBM专利剑指系统级封装

Intel重回存储器制造

本期 TechSurge 对话干货满满，Intel陈立武面对媒体公开了其未来十年的Intel夺回CPU领域霸主的全新设想，已经不是单单做好CPU主业就够了，未来要围绕计算、系统架构、高带宽存储和系统级先进封装进行全面重构，将先进封装与晶圆代工全面协同发展。他指出，CPU、GPU 和加速器只是 AI 系统的一部分，随着模型和集群继续扩大，瓶颈会从单颗芯片向连接、供电、散热、封装与存储迁移。而他自己也是在初期就大举投资Credo、Astera Labs、DustPhotonics 和Celestial AI等公司，密切关注数据中心高速互联的技术发展。最后也谈到了一个有点“回归初心”的问题，Intel会不会重新涉足存储芯片？陈立武给出的答案是，新存储器架构是他的"pet project"之一，CPU和存储器有很多方式堆叠在一起，具体细节还未准备好公布。

Intel CEO陈立武演讲（图源：TechNews）

为何是说“回归初心”的问题，还要追溯到Intel创立之初来看，Intel本身其实就是从存储器起家，自1968年成立后，最早推出的产品包括3101 SRAM 与1103 DRAM，后来因为日本的厂商崛起才逐渐退出存储器市场，而近年来最后一次较具代表性的是与美光共同开发3D XPoint，并推出Optane 产品，不过最终因市场规模未达预期，在2022 年停止相关业务。Intel的SSD也在近十年间逐渐退出，消费级的傲腾900P、企业级DC P5800X系列还有混合固态硬盘H10、H20系列都逐渐淡出主流视野。

Intel 3101 SRAM和1103 DRAM（图源：Intel）

过去二十年间，存储器一直被市场看做大宗商品，但是随着AI算力集群的需求，3D NAND、DRAM和HBM价格拔地而起，毛利率可以达到90%甚至更高，三星、SK海力士、美光和铠侠突然间都成了利润极其丰厚的公司，陈立武也对媒体说，"我以前总是说，‘不要投资存储器，因为它是一种大宗商品’，但现在情况不同了，现在有很多新技术涌现。所以，我们正在研究我个人比较关注的一个项目，一些新的存储器架构。我想你们也看到了新闻：我聘请了我的好朋友李锡熙，他以前是SK海力士的首席执行官。所以，你们大概知道我在考虑什么。我们目前还不方便透露。"虽未明说，但是其隐含意义自然不言而明，这也是Intel高层首次把重回存储器讲的如此直接，而Intel挖来前SK海力士CEO 李锡熙也大有来头，其曾在 SK 海力士时期推动高端 DRAM 发展，持续押注 HBM，并主导收购 Intel NAND 业务。笔者认为Intel更看重其对于趋势发展的前瞻性预判，并且对于Intel的HBM、高端DRAM刚好是补强，Intel未来很可能着重发力在HBM内存与CPU芯片的超密堆叠封装上。

XBM专利剑指系统级封装

与上述Intel即将重回存储器还有一个技术消息，美国国家专利局公开了英特尔于 2026 年 7 月 2 日提交的一项专利US 2026/0191095 A1《Ultra High Bandwidth Memory with Backend Transistors》，该专利核心思想是解决当前基于中介层的 HBM 封装和成本瓶颈的新型高带宽内存(HBM) 架构计划，专利描述了名为"cross-batch memory (XBM)"技术：一种带有后端晶体管的超高带宽内存，在保持与HBM4相同尺寸的同时，用后端 (BEOL) 晶体管和串行通用芯片互连高速 (UCIe) 链路取代传统的 DRAM 及其超宽接口，本质上是一种内存堆栈，通过去掉价格昂贵的硅中介层并缩小封装尺寸来解决传统HBM内存组装成本高昂问题，同时还内置了缺陷修复功能。

Intel 专利封装横截面图（图源：Intel）

专利文件中对于这种逻辑芯片（106）和内存芯片组（104）堆叠进行了详尽的阐述，每个内存芯片包含由一个单晶体管和单电容（1T1C）电路构成DRAM电路，采用后段制程（BEOL）制造，通过Intel擅长的逻辑电路制程来代替部分外部 DRAM 供应，然后再用TSV"沟槽"互联（TSV沟槽而非传统的垂直互联）和双面 HBI （Both-sided high-bandwidth interconnect意为每个 DRAM die 的上下两面都可以做高带宽互连）把多个 DRAM die 堆叠起来，最后通过 UCIe 32 GT/s 接口经 base die 输出数据。

专利中单个DRAM芯片容量为1.5GB，包含768个block，按照32x24的布局排列，拥有8个channel，每个channel又可以再分为8个sub-channel，共64个sub-channel，可选配置为8层堆叠和最高16层堆叠，对应容量则为12GB至24GB，对比HBM3e其实容量偏小，（HBM单堆栈 8/12 层通常可以做到 24/36 GB），但是该方案主要是接口标准化和逻辑芯片制程制造DRAM工艺。

Intel 专利封装芯片堆叠的倾斜视图（图源：Intel）

接口方面，数据通过 UCIe I/O bundles 以 32 GT/s 速率输出，采用Chiplet的标准互联协议，没有用HBM 那种私有内存接口，意味着Intel 想把这种 3D DRAM stack 做成标准 Chiplet，更容易和 CPU、GPU、AI accelerator 集成。客户方面则可以直接用更通用的UCIe标准协议直接连接DRAM stack，大有使用逻辑工艺 + 先进封装制造chiplet的DRAM势头，同时成本和良率方面自然也会有一定的优势。

业界也同样关注Intel的另一条路线，与软银子公司SAIMEMORY 合作开发的Z-Angle Memory（ZAM）已经推动商用化。ZAM的创新点在于熔合键合技术，采用"Via-in-One"架构，将九层DRAM堆叠在一起，层间硅层厚度约为3um，其带宽密度可以做到HBM4的两倍。而Intel的XBM专利是其独家申请，ZAM实两家共同研发，大有两条腿走路之势。

不得不说这个专利给业内提供一个新的视角，堆叠DRAM也可以采用Chiplet 标准化，UCIe 不再只是 CPU/GPU 之间的 die-to-die 互连，内存块也可以标准模块化；同时逻辑芯片工艺制造DRAM芯片的想法十分美好，但是 BEOL DRAM 的性能/良率、多层 TSV/HBI 散热与成本仍然是"难啃的骨头"。

结语

陈立武作为半导体产业深耕多年的老将经验丰富，从2022年加入Intel到2025年3月出任CEO，Intel发展势头迅猛。此次分享最后也说自己本身是一个长期主义的人，从参与初创企业还是经营 Cadence都是以十年为尺度，对于Intel他会考虑未来十年甚至十五年的发展。同样要给国内的一众半导体公司以启发，长期主义或许才是一个产业最核心的也最该坚守的初心。

文中插图为生成式AI生成