芯东西9月5日报道，9月4日，华为公司董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台上发表第三篇“韬定律”署名论文《华为的韬芯片会熔化吗（Huawei’s τ Chip Was Supposed to Melt?）》，正面回应外界对韬缩微定律散热的质疑。 此前，何庭波曾于5月25日在国际电路系统研讨会ISCAS 2026上提出指导半导体产业发展的新原则“韬（τ）定律”，同日在ChinaXiv上发表相关论文《》；后于7月3日在ChinaXiv上发表第二篇“韬定律”论文《》。 华为即将在本月发布的Mate90系列手机，预计将搭载基于“韬定律”的麒麟2026芯片。麒麟2026是首款采用LogicFolding的移动系统级芯片，其每平方毫米的晶体管数量比上一代多55%，若干关键任务的功耗最高降低66%，运行温度却更低，验证了“韬定律”的有效性。 散热是人们对τ缩微定律最尖锐的质疑。τ缩微定律是华为“折叠硅”背后的时间缩微原理，其名称来自它试图缩短的延迟τ（“Tau”，中文写作“韬”）。我们对麒麟芯片的测量结果，却把这一质疑彻底颠倒了过来。原因其实是每个通勤者都熟悉的常识：在芯片上，就像在一天的工作中一样，消耗大部分能量的不是伏案工作，而是路途奔波。 关键词： LogicFolding，τ缩微定律，三维集成，混合键合，低功耗设计，系统与技术协同优化。 如果问一百位芯片工程师，什么技术对行业未来最重要，很多人会回答： 三维集成 ——把裸片一层层堆叠起来，从而增加一个系统可以使用的硅面积。 如果再问任何一位经验丰富的芯片工程师，什么会扼杀三维集成，你几乎总会听到同一个词： 热 。 这套推理听起来就像自然法则。在有源晶体管上继续堆叠有源晶体管，在每平方毫米内塞入更多器件，再把整个系统封装进紧凑的移动设备里，结果似乎不可避免：功耗变成热量；热量困在狭小空间内，温度随之升高；温度越过极限后，芯片就会降频、可靠性下降，最后甚至被“烤熟”。 照此推论，折叠密度越高，发热越严重；折叠越激进，就越快撞上极限。 华为等不起这场争论自行尘埃落定。由于无法获得竞争对手用来持续缩小晶体管的工具，该公司必须打破这一循环，而且必须比任何人都更早打破。 于是，华为不再缩微空间——即晶体管的线性尺寸——而是开始缩微时间：信号通过芯片关键路径所需的特征延迟。 这个延迟写作τ，读作tau，中文写作“韬”；τ缩放定律就是一场让τ一代代下降的工程行动 [1] 。 压缩这一延迟的旗舰技术称为 LogicFolding ：把过去铺展在平面上的电路折叠成垂直堆叠的多个硅层，并用细小的垂直互连把它们连接起来，从而缩短信号传输距离。 τ从一开始就被构想为电子系统的定律，而不是某种器件技巧：时间可以在器件、电路、芯片和系统的每一个层级被压缩。 LogicFolding是这一框架中的一种技术，作用于电路和芯片层级。 晶体管问世后不久，另一项同等重要的发明——集成电路——随之出现。但半导体进步至今仍被讲述成一部“更好晶体管”的历史，仿佛由数十亿晶体管集成而成的电路只是事后补上的配角。 τ缩微也继承了这一盲点：怀疑者看到τ芯片里还是那些晶体管，便认定没有发生根本变化。 2026年5月，在IEEE国际电路与系统研讨会上，LogicFolding首次公开亮相。 会场里的怀疑情绪相当浓厚，其中最尖锐的质疑始终指向同一件事：热、热，还是热。 但这套逻辑有一个问题。真实硅片上的测量结果——即计划于本月出货的 麒麟2026 ——恰好相反：这颗芯片每平方毫米的晶体管数量比上一代多 55% ，若干关键任务的功耗最高降低 66% ，运行温度却 更低 。 我们利用 40纳米 设备，在 麒麟2026 上实现了 1.5微米混合键合间距 ，共形成 5000万个 垂直互连，其中 10%~15% 用于传输信号。麒麟2027的硅片已经达到 1微米 间距，并拥有 超过1亿 个垂直互连。 我们预计 三年内 可以匹配 720纳米 的顶层金属间距，实现一一对应，并把垂直互连数量提高到 2亿以上 。 下文将解释其中原因，以及LogicFolding与τ微缩定律为何会把华为——而且很可能还有其他厂商——带入更远的未来。
摩尔定律推动计算产业乃至许多其他行业走过了很长一段路，但它一直依赖同一项技巧： 几何缩微 [2][3] 。晶体管做得越小，芯片就能同时变得更快、更省电。 十多年前，这项技巧开始失效。通过巧妙改变晶体管结构，业界又争取到了十年时间，但如今每一家芯片制造商都不得不为每个新节点投入更多，却得到更少 [4]-[7] 。 对华为而言，压力来得更早，也更猛烈。要把工艺缩小到行业所谓的7nm节点以下，需要使用华为无法获得的极紫外光刻（EUV）技术。 六年的探索让我们重新审视几何缩微的本质：它从来只是一种手段，而不是目的。 缩小晶体管的目标从来不是“小”本身，而是“小”所带来的结果——更快的开关速度、更短的响应时间、更高的时钟频率。 简言之， LogicFolding 是一种不缩小空间、却能换取时间的方法。它可以在大致相同的硅面积内装入更多晶体管，并让由这些晶体管构成的系统运行得更快。 支撑这项技术的工艺称为 三维混合键合 ，它更接近焊接，而不是封装。两片晶圆——或一片晶圆与一颗芯片——经过精确对准、压合并缓慢加热。 在退火过程中，两侧氧化物表面之间形成共价键并融合为单一介电层；与此同时，两侧的铜焊盘相向膨胀，最终熔接成连续金属。结果是在堆叠裸片之间形成密集的垂直连接。 如今一些最先进的商用逻辑芯片中，这些连接的间距约为 10微米 ，也就是每100平方毫米不足100万个垂直连接。 真正的设计问题在于：单位面积需要多少垂直连接，折叠才能真正降低RC——也就是拖慢每个信号并增加其能耗的电阻与电容。 这个问题没有闭式解，但有一条直觉可靠：典型逻辑工艺的顶层金属间距为720纳米。如果把键合间距也做到 720纳米 ，面对面键合的两片晶圆便能直接连接顶层金属信号。如果键合间距更稀疏，这些信号就必须扇出到更疏的焊盘上，从而增加布线、拥塞和RC，而这恰恰是折叠原本想要消除的代价。 设计空间探索证实了这一直觉： 1.5微米 已经能够很好地支持LogicFolding， 1微米 更好，而 720纳米 会进一步扩大收益。 未来，我们希望把键合间距继续缩小到 480纳米 ，让混合键合焊盘能够连接更低层的金属层，从而为LogicFolding提供更大的设计自由度。 我们把混合键合视为晶圆级、跨层的器件工艺步骤，而不是封装步骤。芯片到晶圆键合是一种芯片搬运工艺——拾取和放置——它从芯片封装工厂演化而来，精度起点较低，即使经过多年收紧，仍停留在微米级。 晶圆到晶圆键合则来自另一个世界：晶圆厂的晶圆处理。在那里，光刻设备早已能把套刻误差控制在 数纳米以内 。 高精度的起点是正确的，但键合仍须解决光刻扫描设备从未面对的问题——应力控制、化学机械抛光平坦化、清洗、晶圆翘曲、边缘削薄和对准——才能实现亚微米级间距。 我们利用 40纳米 设备，在 麒麟2026 上实现了 1.5微米混合键合间距 ，共形成 5000万个 垂直互连，其中 10%~15% 用于传输信号。麒麟2027的硅片已经达到 1微米 间距，并拥有 超过1亿 个垂直互连。 我们预计 三年内 可以匹配 720纳米 的顶层金属间距，实现一一对应，并把垂直互连数量提高到 2亿以上 。 华为工程师检查了麒麟SoC中负载最重的模块——NPU、CPU、GPU和DSP——找出每个模块内部最长、最慢、最耗电的水平路径。 随后，每个模块都被重新设计为同时占据两层硅，把原本漫长的水平连接变成裸片之间短促的垂直跳转。 麒麟2026是 首款 采用LogicFolding的移动系统级芯片。它的晶体管密度在 一代之内 从每平方毫米约1.55亿个提高到 2.38亿个 ，增幅为 55% 。这个增幅相当于我们此前利用几何缩微 三年 才取得的提升。 这当然是很好的结果，但直觉会告诉人们：功率密度也应当同步上升。 在真实性能测试中，与平面结构的上一代芯片相比，在性能相同的条件下，麒麟2026的NPU功耗降低 66% ，GPU功耗降低 58% ，CPU性能核功耗降低 41% 。 我们在每平方毫米中装入了多得多的晶体管，但芯片完成单位工作量时反而更凉，而不是更热。 这个结果值得解释，因为它看起来违反了怀疑者援引的物理规律。 它揭示的是芯片功耗真正花在了哪里，而答案并非大多数人想象的那样。
在智能手机典型的日常负载中，芯片以两种方式消耗功率。第一种是静态漏电，也就是即使没有进行计算仍会损失的功率，这部分很少。 与之相对的是动态功耗，即计算过程中损的功率，约占总功耗的90%。 第一种是 开关 ：翻转晶体管栅极，为逻辑门的微小电容充放电，让一个比特从0变成1，再从1变回0。这是“真正的工作”，也就是计算本身。 第二种是 搬运信号 ：为长金属导线充放电，使比特能够从芯片的一处传到另一处。一根导线可以看作沿距离展开的电容。信号传播得越远，需要充电的电容就越大，而能耗随电容增加。在教科书给出的动态功耗表达式中： C（电容）这一项并非主要来自晶体管。在先进节点上，它主要来自导线。能量主要消耗在互连电容，而不是栅极电容上。 这里最违背直觉的一点是：在现代SoC模块中，导线——也就是“搬运”——经常比逻辑门——也就是“计算”——消耗更多能量。 处理器的大部分功耗不是花在思考上，而是花在 通勤 上。
想象一位普通办公室职员每天的能量账单。人们很容易认为，大部分能量消耗在真正的工作上——开会、做表格、思考。 对许多上班族来说，一天中最大的能量开支是 通勤 ：每天两次，在家与办公室之间开车或乘火车。伏案工作相对便宜，交通才是大头。 芯片也没有不同。逻辑门负责思考，导线负责通勤。在大型AI集群中同样如此：超过80%的能量用于搬运数据，而不是对数据进行计算。每一颗智能手机SoC内部也存在同样的不平衡，只是程度稍轻。 一旦用这种方式理解功耗，针对折叠的热学质疑就会反转。 批评者认为，晶体管挤得更紧必然会提高功率密度，因为他们下意识只数了逻辑门——也就是伏案工作。但占主导地位的其实是通勤。 LogicFolding做了什么？它让每个人的家离办公室更近。 把电路折叠成垂直硅层，并用亚微米间距的混合键合焊盘连接后，过去必须沿数百微米长的水平导线穿行的信号，如今只需通过 几微米 之外的键合焊盘垂直向下。 根据我们的经验，折叠路径的线长在典型核心上可减少 20% ，某些关键路径上最多可减少 70% 。 时钟网络属于最繁忙、最耗电的导线之一，它的缩短幅度如此之大，以至于我们把时钟缓冲器数量削减了 一半 以上。仅在一个处理模块上，折叠就使时钟布线长度减少 28% ，缓冲器数量从43600个降至 19000个 。 每缩短一根导线，需要充电的电容就会变小，于是功耗方程中占主导地位的项大幅下降。 伏案工作——真正的开关操作——基本没有变化，但通勤被大幅削减。 这就是功率密度下降的来源：不是减少计算，而是 减少数据搬运 。
主导智能手机SoC热预算的模块，恰恰也是数据搬运最多的模块：执行AI推理的NPU、为像素着色的GPU，以及处理信号的DSP。 由于它们在存储器、缓冲区和算术单元之间搬运海量数据，其功耗中很大一部分来自通勤，而不是计算——这也正是折叠要削减的部分。 为了展示各模块从LogicFolding中获得了多少收益，我们让折叠芯片与其平面结构的上一代产品麒麟9030 Pro在同等性能下运行：AI吞吐量、帧率或基准测试得分保持一致。 一个模块若用较低速度便能完成同样的工作，就可以在更低电压下运行，节能收益还会叠加。 与此同时，由于同一块硅也可以全速运行，因此我们用两种模式报告每个模块：一种与上一代性能相同，另一种则全速运行。 如图1所示，每组图包含五个面板——性能、频率、电压、归一化功耗和归一化功率密度——以及三组柱状数据：平面结构的麒麟9030 Pro、同等性能下的麒麟2026，以及加速模式下的麒麟2026。 归一化面板中的虚线表示麒麟9030 Pro的基线。折叠结构的占用面积按两层堆叠的投影面积计算，功率密度也以这个面积为基准。 ▲图1：平面结构麒麟9030 Pro（灰色）、同等性能下的麒麟2026（蓝绿色）以及加速模式下的麒麟2026（橙色）的性能、频率、电压、归一化功耗与归一化功率密度。GPU的最重负载是某款特定游戏中渲染强度最高的一帧；CPU HNX基准由关键移动应用片段组成，用于测量真实场景中的CPU性能与功耗；Geekbench 6是行业标准CPU性能基准。HNX关注真实用户体验，而Geekbench 6面向最重的性能负载。
▲图2：平面结构麒麟9030 Pro（灰色）、同等性能下的麒麟 2026（蓝绿色）和同等性能下的麒麟2027（绿色）的归一化占用面积、频率、电压、归一化功耗与归一化功率密度。
NPU是批评者最担心进行堆叠的模块，因为它既最密集，也属于最热的模块之一。 然而，它实现了所有模块中最大的降幅：在同样达到29TOPS时，其时钟频率可以降低 63% ，电压可以从0.85V降至 0.55V 。由此，功耗降低 66% ，功率密度更是大幅下降 73% 。 GPU紧随其后：它以比麒麟9030 Pro低 200mV 的电压达到同样的61FPS，功耗因此降低 58% 。 收益梯度与通勤强度完全一致：一个模块越并行、越渴求数据，折叠带来的回报就越大。 DSP是一个例外，它揭示了一个重要教训：采用LogicFolding后，面积缩小的速度可能快于功耗下降的速度（图2）。 第一代折叠方案（麒麟2026） 完成同样工作时功耗降低 25% ，但功率密度——即每平方毫米消耗的功率，也是控制热量真正重要的指标——却上升了 24% 。 上升原因很直接：折叠使DSP占用面积缩小 40% ，所以即使总功耗下降，功率密度仍然上升。 第二代折叠方案（麒麟2027） 解决了这个问题：我们已拥有相应硅片，并测得其功率密度低于原来的平面结构，同时总功耗下降 47% 。 CPU性能核也从折叠中获得了可观收益——在HNX基准测试中，它以低 9% 的时钟频率和低 200mV 的供电电压取得与上一代相同的得分，功耗降低 41% 。 但在所有高发热模块中，它的功率密度节省最少。这不是折叠失败，而是一条重要线索，稍后我们会谈到。 当然，我们关心的不只有节能。我们也让麒麟2026的各个模块全速运行，看看它们与麒麟9030 Pro相比能够做到什么。 全速运行时，折叠后的NPU可提供70TOPS，比上一代高 141% ；GPU的帧数提高 42% ；CPU的HNX基准得分提高 18% 。 在这些模式下，它们的功率密度都会超过上一代平面芯片。 于是，折叠为系统提供了平面芯片从未拥有的一个控制旋钮：同一个模块可以根据场景，成为节俭者，也可以成为纪录创造者。
缩短通勤解释了一部分节能收益，但更大的收益来自降低电压，因为动态功耗与电压的平方成正比。 LogicFolding通过把电路分为三类来释放这一降压空间：真正的串行电路，需要峰值频率与电压；可 并行化电路 ，把任务分摊给许多并排运行的副本；以及介于两者之间、部分串行又部分并行的电路 [8] 。 绝对无法妥协的串行电路只占少数。现代SoC中绝大多数晶体管服务于第二类和第三类任务，即NPU、GPU与DSP。它们之所以消耗异常多的功率，正因为其规模宽、并行度高，而且极度依赖数据。 CPU性能核（大核）是第一类电路最典型的代表，因为单条快速整数执行线程无法并行化，必须运行在电压频率曲线的高端。 回想一下，在HNX基准的同等性能条件下，折叠只让它获得了9%的时钟降幅——这属于缩短通勤带来的线性收益，而不是电压平方项带来的完整收益。 把LogicFolding应用于低并行度CPU性能核，需要细致的设计、先进的EDA工具链和漫长的验证周期。这是一次系统性重构，不是快速修补。 麒麟2026已经实现了显著收益，但大部分工作仍在前方，需要未来三至五年持续进行激进的探索性创新。 不过，在走向最终收益的过程中，每一年都会出现可感知、可叠加的改进。 幸运的是，这些架构障碍不必仅靠硅片克服。智能手机拥有朴素分析容易漏掉的能力： 深度软硬件协同设计 。 我们不让一个强大的大核独自承担所有苛刻负载，而是联合优化任务调度器与折叠后的版图规划，在软件中并行化任务，再把它们分派给多个小型高能效核心。 这样，在应用允许的范围内，大核必须独自承担的串行部分便可以保持在最低水平。 工作负载由此从第一类转向第二类，可以利用电压平方项这一杠杆。 此时，两种杠杆合在了一起。折叠缩短导线，同时在相同占用面积内腾出空间，容纳更多晶体管。这些额外晶体管可以用来复制电路，再让多个副本并行运行。任务被分散后，每个副本都可以使用更低的时钟频率与电压。 通勤论证在线性项C上节省能量，并行论证则在平方项V²上节省能量。 折叠后的NPU是一个典型例子。上一代NPU包含1个大核和2个能效核；折叠带来的晶体管余量，则让新一代能够配置 4个 大核。这个更宽的阵列可以在 0.7V 下提供70TOPS，远低于上一代为实现不到其一半性能所需的0.85V。 更多硬件，以更温和的方式运行，完成更多工作：平方杠杆完全按照方程所描述的方式发挥作用。 这就是更密集的芯片反而消耗更少功率的原因。需要高电压的串行工作占比很小，不足以主导总功耗；其余部分——占绝大多数的并行工作——被折叠成更宽的结构，以更温和的时钟和更低的电压运行。 这种设计呼应了吉恩·阿姆达尔的著名洞见：程序中的串行部分决定了并行化能够带来的收益上限。 阿姆达尔定律针对软件；LogicFolding揭示的是它的 硬件孪生 ：硅片中的串行部分很小，因此芯片的大部分区域都可以用并行度换取速度。 两者如同双星——一个支配代码中的算法，另一个支配电路中的延迟与能量——共同构成系统与技术协同优化（STCO）的理论基石。
尽管我们已经通过LogicFolding实现了上述全部节能效果，但人们仍可以争辩说，散热问题依然存在。 把两层频繁开关的晶体管堆在一起，会使热量集中，因为底层产生的热必须穿过顶层材料才能逸出。 重要的不是热量，而是 热密度 ；再深入一层，真正决定速度、漏电与可靠性的指标，是 晶体管结温 。芯片不会因为耗散了某个特定瓦数就失效，而会在晶体管结温超过工作温度上限时失效。 任何值得讨论的热学论证，归根结底都是关于结温的论证。 第一，折叠从源头降低热密度：在同等性能下，总功耗确实下降，而且下降后的功耗被分布到多层有源硅，而不是集中在单个高密度平面上。因此，每立方毫米的功率更低，而决定结温高低的正是热密度。 第二，剩余热量可以得到管理。由于折叠缩小了NPU等高热模块的占用面积，热量有空间先横向扩散，消除局部热点并降低结温，然后再垂直传到表面。底层比顶层高出几摄氏度的温和垂直温度梯度，会被当作设计参数纳入预算：把最热的模块布置在最容易散热的位置。 真正的敌人不是平均温度，而是结温远高于邻近区域的局部 热点 。设计工具主动把冷热逻辑交错布置在不同层中，避免热点上下直接重叠，折叠便由此赢得热设计余量。 这就是我们为何在麒麟2026的实现中刻意采取保守方案：只沿收益最大的关键路径选择性折叠，并采用热感知布局，而不是盲目堆叠所有电路。 按照这种方式——降低热密度、让热量横向扩散、为垂直温度梯度留出预算并逐一消除热点——结温就能维持在允许窗口内。
τ是时间缩微定律，不是能量定律。一个折叠系统即使运行更快却消耗更多功率，也没有违反时间缩放原理——但它可能在午餐前就耗尽你的电池。 麒麟芯片之所以能够低温运行，是因为我们有意识地把折叠获得的时间余量投入到降低电压与功耗中。 这种取舍是一门与定律相伴的工程纪律，而不是定律免费赠送的结果。 折叠后的NPU能以 1/3 的功耗完成上一代的工作，也能比上一代快 141% ，代价是功率密度超过上一代。 物理规律允许两种设置，工程纪律则选择温度更低的那一种。我们计划在每一代新芯片中都做出这样的选择。 即便如此，它今年已经把性能核频率恢复到 3.1GHz 。要在未来三至五年释放LogicFolding的全部潜力，需要全行业展开激进创新——扩大设计空间、缩小混合键合间距、集成更低金属层的硅通孔、垂直堆叠更多层，等等。 LogicFolding将为麒麟CPU核心频率达到 5GHz及以上 铺平道路。这条路线图在技术与经济上均可行。 神话中，西西弗斯被罚把巨石推上山顶，随后只能看着它滚落，再从头开始。τ缩微定律下的工程也有同样的节奏：折叠芯片，获得时间余量，把余量花在降低功耗上——然后下一代到来，巨石再次从头推起。 以上提出的折叠布线并不是逃离这一循环的方法，而是下一次推动。 我们的故事与神话不同之处在于，这座山通向某个地方：每一轮循环都会留下一颗计算更多、能耗更低的芯片，而这些积累起来的距离，就是业界所谓的进步。 工作永远不会完成——这不是定律的弱点，而是这份工作的定义。我们必须想象工程师是幸福的。
然而，人们最先提出的散热质疑，最终建立在对芯片能量去向的误解上。恐惧只计算了伏案工作，物理规律却由通勤主导。 LogicFolding缩短通勤距离，同时降低时间常数τ与能耗，因为距离对两者都有代价。 在所有可以预见的τ未来中，成败都取决于功耗。时间余量是工具，能量才是奖品。 未来十年，人们评价这一定律的标准，不会是折叠堆叠能够运行多快，而会是它们在运行时消耗多么少的能量。 那颗原本被认为会熔化的τ芯片，实际运行得更凉——不是尽管进行了折叠，而是因为进行了折叠。 [1] T. He, “A time scaling theory for multi-layer electronic systems,” Sci. China Inf. Sci., vol. 69, no. 8, Aug. 2026. [2] G. E. Moore, “Cramming more components onto integrated circuits,” Electronics, vol. 38, no. 8, pp. 114–117, Apr. 1965. [3] R. H. Dennard, F. H. Gaensslen, H.-N. Yu, V. L. Rideout, E. Bassous, and A. R. LeBlanc, “Design of ion-implanted MOSFET’s with very small physical dimensions,” IEEE J. Solid-State Circuits, vol. 9, no. 5, pp. 256–268, Oct. 1974. [4] H. S. P. Wong, “Beyond the conventional transistor,” IBM J. Res. Dev., vol. 46, no. 2.3, pp. 133–168, Mar. 2002. [5] V. V. Zhirnov, R. K. Cavin, J. A. Hutchby, and G. I. Bourianoff, “Limits to binary logic switch scaling — a gedanken model,” Proc. IEEE, vol. 91, no. 11, pp. 1934–1939, Nov. 2003. [6] G. E. Moore, “Lithography and the future of Moore’s law,” in Proc. SPIE 2438, Optical/Laser Microlithography VIII, May 1995, pp. 2–17. [7] K. Flamm, “Measuring Moore’s law: Evidence from price, cost, and quality indexes,” in Measuring and Accounting for Innovation in the 21st Century. Chicago, IL, USA: Univ. of Chicago Press, 2019. [8] G. M. Amdahl, “Validity of the single processor approach to achieving large scale computing capabilities,” in Proc. AFIPS Spring Joint Comput. Conf., Atlantic City, NJ, USA, Apr. 1967, pp. 483–485. 9月20-21日，芯东西协办的 2026全球AI芯片峰会 将在上海举行，设有开幕式， 大模型AI芯片、Agent推理芯片、具身智能芯片 3场高峰论坛 ，以及 Token工厂异构混训混推、超节点、AI芯片架构创新、新型存储器、大模型KV Cache 5场技术研讨会 。
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