芯片与论文齐发：华为“韬定律”，如何成就“世界奇迹”？

电子发烧友网报道（文/席安帝）在“韬定律”这条路上，华为的布局正越来越深。

继5月25日发布韬定律V1版本、7月4日更新V2版本之后，不到四个月的时间内，华为再度更新了“韬定律”的学术论文。

9月4日更新的论文，名为《Huawei’s τ Chip Was Supposed to Melt?》，这篇论文实际上是对今年5月华为发布的“韬定律”的延续解读，也是对外界针对芯片发热问题的回应——即3D堆叠后的芯片单位面积晶体管数量激增，其功率密度也必然随之飙升，按理来说应该会更热、更耗电。但华为麒麟芯片的实测结果，却颠覆了这一推论，实测结果显示在相同性能下，麒麟芯片的NPU功耗下降了66%，GPU下降了58%，CPU性能核心下降了41%。

究其原因，其实是芯片内部能量的主要消耗并非来自于计算本身，而是来自数据传输。华为何庭波将其比喻为人在工作日的精力消耗，不只来自伏案工作的几小时，通勤同样消耗大量能量。

这也是华为“韬定律”与LogicFolding（逻辑折叠）技术的核心破局点。

除此之外，9月7日，华为还在广州发布了Mate XT 2三折叠手机，搭载最新的麒麟9050 Pro芯片，这是全球首款落地“韬定律”、采用逻辑折叠技术的旗舰芯片，实现了芯片性能的跨越式提升。

据悉，麒麟9050 Pro在单芯片内将逻辑单元分层排布，如同从平层升级为复式，内部增设垂直互联通道，好似加装“电梯”，信号传输路径更短、时延更低、性能更好。这也是继华为Mate40全球发布会之后，华为时隔六年在旗舰发布会上推出全新麒麟芯片。

3D堆叠为何广受行业热捧？

如今这个后摩尔定律时代，3D堆叠已经成为了众多芯片工程师眼中最具突破性的技术发展路线之一。其核心价值在于，能够将平面方向的长距离互连线转换为垂直短距离通路，通过空间维度的堆叠大幅缩短信号传输路径，从物理根源上压缩各层级的时间损耗。通过三维集成，可大幅降低电路层互连延迟、缓解芯片层内存墙瓶颈、减少系统层跨芯片的通信开销，是“脱离单一制程依赖、通过架构拓扑优化提升性能”理念的核心落地载体，也是后摩尔定律时代最具确定性的技术演进方向。

相比传统的技术方案，3D堆叠的核心收益是依托高密度互连、垂直通路、架构协同设计等常见模式，从连接密度、传输效率、时序优化三个维度去系统性压缩各层级时延。

其中，在高密度互连上3D堆叠主要通过混合键合的方案进行实现。混合键合是高密度3D堆叠领域的革命性技术，与传统的微凸点方案相比，通过混合键合的方式，互连间距能够大幅缩小至微米级甚至亚米级，使得互连密度显著提升。

从效率优化上来看，这种超细间距的混合键合方式，能够使得层间的互连电阻与寄生电容大幅降低，从而让信号传输的延迟大幅压缩，互连功耗显著降低。目前，业内的主流逻辑堆叠方案大多以该技术路线为核心，让多层有源晶圆在电路设计当中能够呈现为连续性的逻辑整体。

另外，垂直通路方面，硅通孔（TSV）技术能够穿透晶圆的垂直导电结构，是实现多层晶圆之间的供电网络与全局信号传输的核心通路，直接决定着供电层与系统层的性能表现。而传统方案是将多颗芯片并排放在基板上，信号走线长、带宽受限。硅通孔（TSV）方案让芯片垂直堆叠，信号路径从水平变成垂直，路径大幅缩短。

当然，单纯凭借3D工艺堆叠无法最大化收益，实际场景当中还必须配合芯片架构的协同设计。目前，业内典型的路线是多层有源堆叠方案，这种技术路线会根据功能与时序特性分层布局，将时序最紧张的关键路径拆分为上下两层，然后再通过垂直混合键合直接连接，替代原有的长距离平面走线。

这种架构设计带来的收益体现在多个方面：其一，即关键路径的走线长度得到大幅缩短，这也能够使得寄生延迟大幅降低，核心时钟频率提升；其二，是时钟树布线长度显著缩短，时钟偏差收紧，同时时钟缓冲器数量减少，降低了功耗与时序收敛难度；最后，存储单元通过垂直堆叠靠近计算逻辑，访存延迟能够大幅降低，同时单位能耗上也得到了显著优化。

借力“τ”定律，华为如何突破“热”桎梏？

虽然3D堆叠方案能够为芯片性能创造大量收益，但其落地目前也存在诸多挑战，其中最典型且最贴合华为本次发布的论文内容的便是其散热问题。毕竟，3D堆叠技术将大量器件集中在了更小的空间内，这会迫使芯片内部的热流密度大幅提升，中间层的热量难以散发，会导致芯片温度急剧升高、器件性能漂移，甚至引发可靠性失效等问题。

正如华为本次论文中提到的——“如果你问任何一个经验丰富的IC设计工程师，什么会扼杀3D堆叠技术，你几乎会听到同一个答案，即“热量”。

这似乎是一种自然规律。毕竟，在每单位面积内塞入越来越多的晶体管，然后将整个结构密封在一个紧凑的移动设备内部，其不可避免的就会导致功率转化为大量的热量，热量在封闭空间当中不断积聚，便会使得温度大幅提升。当温度超过某个临界值时，芯片的时钟频率就会降低，进而损害可靠性，最终导致芯片烧毁。按照这一逻辑，芯片内部晶体管堆叠的越密集，其产生的热量就越多，芯片就越快达到极限。

因此，华为停止了对晶体管线性尺寸（即空间）层面上的缩放，转而开始对信号在芯片关键路径上的传输延迟（时间层面）进行缩放，其主打的技术便是LogicFolding，核心理念便是“时间可以在每一个层级上被压缩——从器件、电路、芯片到系统”。

虽然LogicFolding在2026年5月的IEEE国际电路与系统研讨会上受到了质疑，很多质疑直指“热量、更多的发热”方面。但华为真实的芯片测试结果却狠狠反驳了这一论调，论文中提到，华为麒麟2026芯片在单位平方毫米内集成了相比前代多出55%的晶体管，同时在不少关键任务上降低了高达66%的功耗，且温度更低。

其核心使能工艺便是3D混合键合。混合键合被视为一种晶圆级、跨层器件工艺步骤，而非封装步骤。芯片到晶圆的键合是一种芯片处理过程——即拾取和放置——其源自芯片封装工厂。这一过程的精度基准较低，即使经过多年优化，仍停留在微米级别。晶圆到晶圆的键合则源自不同的领域：晶圆制造处理，其中光刻工具已实现几nm级别的对准精度。这一高精度基准是正确的起点，但键合仍需解决光刻扫描仪从未面对过的问题——应力控制、CMP平整化、清洁、晶圆弯曲、边缘倾斜以及对准——才能实现亚微米间距。

在2026年新款的麒麟芯片上，首款采用LogicFolding技术的SoC实现了晶体管密度在单代之间的飞跃，从大约每平方毫米15500万颗提升至23800万颗——增长了55%。这一增幅相当于华为在过去三年通过几何缩小技术所取得的成果。

相比前代的平面式，麒麟2026在实际基准测试中，在性能匹配的前提下实现了NPU功耗降低66%、GPU降低58%、CPU性能核心降低41%。而且，华为在每平方毫米中塞入了更多的晶体管，且芯片在单位工作量下的运行温度更低。

尤其在40nm工艺平台上，华为麒麟2026版芯片中实现了1.5μm的混合键合节距——拥有5000万根垂直互连，其中10%至15%用于信号传输。据悉，麒麟2027版的硅片节距已达到1μm，且垂直互连数量超过1亿根。在三年内，华为预计能够达到720nm顶层金属节距，垂直互连数量超过2亿根。

在论文中，华为还提到，当电路被折叠成由混合键合焊盘连接的垂直层级，且键合焊盘间距达到亚微米级别时，原本需要穿越数百微米长的水平导线的信号，现在只需通过几微米远的键合焊盘便可直接向下传输。根据华为的经验，这种方式让核心路径上的走线长度减少了20%，而一些关键路径上的走线长度则最多减少了70%。尤其是时钟网络，这类最为繁忙且功耗最高的导线也因此被大幅缩短，华为借此将时钟缓冲器的数量减少了超过一半。在单个处理模块上，折叠技术使时钟走线缩短了28%，并将缓冲器数量从43,600个减少到了19,000个。

“结温”控制：麒麟2026版芯片的成功“密钥”

尽管当前华为通过LogicFolding降低了芯片大量的功耗，但目前仍有观点认为这种方式设计的芯片仍难逃散热问题的困扰。因为，将两个层级的晶体管堆叠在一起必然会集中产生热量，因为底层产生的热量必须通过顶层材料才能散发出去。

在论文当中，华为认为，这其中重要的是并非热量，而是热密度。更深层次来看，是晶体管的“结温”（PN结的实际工作温度，其是评估器件性能、可靠性和寿命的关键指标），这一指标实际上决定了速度、漏电和可靠性。

事实上，芯片的失效往往并非源于耗散了一定数量的“瓦特”，更多的是在晶体管结温超过其工作温度极限时发生。首先，折叠降低了热源处的热密度，在性能不变的情况下，总功耗真正下降，而减少的功耗被分配到多个活性硅层级上，而不是集中在单一密集的平面上。这种方式实现了每立方毫米更低的“瓦特”数，而热密度决定了结点的温度高低。

其次，剩余热量得到了管理。由于折叠会缩小NPU及其他热点区域的面积，因此可以允许热量在水平方向上扩散，消除局部热点并降低“结温”，然后再向上传导至表面。底部层级比顶部层级往往拥有略高几度的微小垂直温差，这也被作为设计参数处理，通过将最热的模块放置在热量最容易逸出的位置来实现。

其中，真正的挑战并非是平均温度，而是局部点位的热量，其结温会远高于周围区域。LogicFolding能够在设计工具主动于层级间交错布置热与冷的“逻辑”时，获得其“热裕量”，从而防止各点位的热量直接在彼此之间叠加。

这也是为何华为的麒麟2026版本芯片设计采用了谨慎的策略——仅在关键路径上选择性地进行折叠，采用热感知布局而非盲目堆叠的模式。通过这种方式，能够进一步降低热密度、水平扩展、“预算”垂直温度梯度，并定位热点区域，从而使得芯片的结温始终控制在其允许范围内。

小结

华为“韬定律”芯片与论文的双双发布，即是其以实际行动践行“韬定律”技术理论的真实写照，更是为芯片设计行业打开了一扇全新的可持续发展“之门”。对于华为自身来说，“韬定律”的不断丰富，能够让华为在芯片设计领域持续开启新的认知，从而为华为芯片的“差异化”构建坚实的技术护盾。对于行业来说，不断完善的“韬定律”也将成为业界克服芯片设计领域各种技术挑战的一大关键指南。

不过，“韬定律”的践行，并非华为一家企业能独自解决的。随着技术探索的不断深入，未来从工具链、标准体系、基准测试、器件物理到各种产业经济模型等方面，都需要行业各方共同参与、协同贡献，最终才有可能将“韬定律”当中的优质技术理论全面落到实处，真正赋能产业发展。

芯片与论文齐发：华为“韬定律”，如何成就“世界奇迹”？图1