2nm以后，半导体工艺需重新定义

随着尺寸缩小到埃级范围，离散的步骤正在与其他步骤合并。

随着晶体管尺寸不断缩小，对各种工艺的敏感性增加，以及可用于最大限度减少问题的余地消失，2nm 以下节点上的分立半导体制造工艺之间的界限开始变得模糊。

在如此小的尺度下，单个原子就能改变芯片的性能，即使是轻柔的晶圆探针也可能损坏氧化层或减薄衬底上的通孔。工艺偏差会导致计量出现错误报告。而去除牺牲材料后残留在芯片上的纳米级颗粒，则可能使昂贵的多芯片堆叠结构报废。

西门子EDA汽车IC解决方案总监Lee Harrison表示：“人们现在正从尝试探测芯片单元转向使用牺牲焊盘，因为他们不想损坏我们实际要键合的凸点。现在我们看到混合键合技术，这是一项非常棒的技术，但你不可能在探测混合键合的同时保持其完整。我们看到一些客户在测试前进行晶圆键合，因为现在芯片和晶圆都非常薄。”

在较早的制程节点上，制造工艺中预留了足够的裕量，可以忽略这类问题。基板更厚，不易翘曲，结构也更稳定。但在2纳米以下，许多芯片都是由多个小芯片组成的，因为处理需求远远超过了光罩尺寸芯片上可封装的晶体管数量。这增加了热密度，提高了结构应力，并产生了大量未知因素，因为不同的工作负载会对芯片造成不同的应力。与此同时，提高设备的整体性能需要所有部件更小、更薄，因而也更脆弱，从而造成了一系列相互重叠且常常相互矛盾的需求。

大型人工智能数据中心充分意识到这些问题，因此正在向冗余服务器集群迁移。“你可能会遇到一些制造方面的问题，所以我们正在构建冗余解决方案，”Synopsys 多芯片策略和 3D IP 产品管理总监 Rob Kruger 表示。 “这样，你就可以使用冗余集群而不是冗余通道和 3D 互连，因为如果出现故障——它可能会导致一系列故障，而不仅仅是一个——然后你还要进行多芯片测试，你必须在集成之前和之后对这些芯片进行测试。这方面有一些标准正在发挥作用，在每个芯片上配备分层测试服务器也变得越来越普遍。你可以在封装之前和封装之后进行测试，然后如果出现问题，还可以利用冗余来修复封装。他们可以为 UCIe 和 3D 连接实现这一点。”

这实际上将裕量转移到了封装内各个芯片之外，从而实现了计算资源的热插拔。具有讽刺意味的是，这种方法最初是几十年前为大型机和小型机开发的，旨在减少停机时间，但随着 20 世纪 90 年代运行 Windows NT 和各种 Unix 操作系统的廉价服务器的出现，这种方法基本上被弃用了。

尺寸缩小使得廉价硬件得以普及，但物理定律正在逐渐抵消这些成本优势。即使在同一晶圆上采用完全相同的工艺，不同区域的工艺结果也可能不同。虽然这种工艺差异通常是可以预测的，但它会影响到过去不受影响的其他工艺。

Onto Innovation公司业务发展高级总监Prasad Bachiraju表示：“我们看到晶圆上检测到的缺陷数量呈爆炸式增长，达到数百万个。由于检测工具的灵敏度，当你试图捕捉关键缺陷时，它实际上也会将缺陷周围的区域和工艺偏差也识别为缺陷。这些都是噪声和干扰因素。”

其他人也认同这一观点。“我们看到的是，先进的制程工艺使得业界越来越难以仅凭检测信号来判断哪些电气性能至关重要，” proteanTecs解决方案工程副总裁Noam Brousard表示。“在2纳米及以下制程，潜在的缺陷数量可能非常庞大，而且许多信号可能反映的是局部工艺偏差，而不是会演变成功能性或可靠性问题的缺陷。”

这个问题没有单一的解决方案。相反，需要多种方法协同运作，并在持续监控下进行，而且每种方法都需要在与其他解决方案潜在交互的背景下进行评估和实施。

布鲁萨德表示：“我们在质量和健康状况监测方面发生的范式转变之一，就是我们不再追踪单一指标，而是追踪众多数据点的集合。诸如工艺偏差、温度或电压等单个指标可能表明存在异常情况，但它们也可能反映的是正常波动，而非真正的缺陷。随着设计变得越来越复杂，指向缺陷部件的线索也越来越多，但区分无害波动和会影响运行的情况也变得越来越困难。我们需要关注最终结果——实际逻辑是如何受到众多可能因素共同影响的。”

此外，可能导致缺陷的插入点更多，产生的数据量也远超传统云端方法所能分类和处理的范围。理解这些数据的最佳方法是对其进行抽象。

“行业研发已经从迭代式工作转向虚拟化，” Lam Research旗下Semiverse Solutions的首席人工智能官兼企业副总裁David Fried表示。“大量的虚拟化、建模和优化工作已经完成，所以我非常希望这些节点上正在研发的结构和技术能够比以往的技术更加稳健。希望这意味着这些技术不会出现后期无法解决的重大问题。这些技术的量产面临挑战。各个工艺流程的差异性仍然是一个棘手的问题。数百个工艺流程需要协同运作，而你需要考虑所有这些流程中的差异。过去，人们通常的做法是在晶圆厂运行大量的硬件，并尝试利用数据测量、计量和检测来绘制所有这些差异的边界。但是，工艺流程的复杂性令人惊叹。流程中包含如此多的步骤，你根本无法再用硬件来绘制出完整的流程图。”

更深入、更广泛、更频繁地观察，其实并没有什么真正的意外。改变的是需要考虑的因素数量之多。

布鲁克半导体公司产品营销经理朱丽叶·范德米尔表示：“人们对翘曲现象已经相当了解了。你知道工艺流程，知道在晶圆上生长的是哪种硅膜，也知道‘好的，它会朝那个方向翘曲’。但如果翘曲程度非常严重，还会出现微裂纹。”

要找到这些裂纹，需要更深入地观察各种金属层，通常使用 X 射线衍射成像（也称为 X 射线断层扫描）来观察和测量芯片或封装在每个工艺阶段或插入点内部实际发生的情况。

“薄膜层越来越薄，因此需要更高的精度，”范德米尔说道。“真正的挑战在于薄膜的厚度和浓度，也就是生长过程。生长过程中需要控制温度，界面粗糙度也会影响电阻通道的质量。这些都是我们需要测量的参数，如果前端出现误差，就会影响最终结果。我们的客户需要确保工艺控制得当。工艺规格必须非常严格，达到埃级精度，而我们的计量规格则必须达到亚埃级精度。”

图 1：X 射线衍射成像技术可以发现晶圆中的缺陷，这些缺陷可能导致晶圆破裂前发生灾难性的结构失效

这不仅仅是制造过程中工艺步骤的重叠，更是对从设计到制造的整个链条乃至现场应用环节的压缩。数据需要多向流动，并在传统信息孤岛之外进行分析。提取这些数据需要更多类型的测试、检验和计量设备，以及能够实时处理所有数据并采取行动的基础设施。

“我们开始看到一种混合局面，”西门子的哈里森说。 “常规的ATPG扫描在整个测试策略中仍然占据主导地位。例如，您可能拥有数千个处理单元，因此您会使用ATPG来测试这些处理单元。但如果您要进行某种核心回收，则可能会采用其他策略，例如BiST（内置自测试）或其他类型的功能测试，以进行通道重新分配或互连等操作。此外，现场测试目前正成为一项重要的需求。早在2019年，我就对我们最初的系统内确定性测试产品进行了调研，当时有几家汽车客户要求我们提供比逻辑BiST更高质量的测试。然而，现在的情况是，数据中心运营商已经真正掌握了这项技术，并利用数据中心定期测试来确保一切正常运行，从而推动其发展。他们这样做是为了节省大量资金，因为他们能够了解何时进行预防性维护，而不是仅仅依靠猜测。”

仅仅设定温度限制或追踪数据传输速度已经远远不够。我们需要的是一种分层式的方法，在制造和运营的每个阶段协调、解读数据并确定其优先级，然后确定数据的最佳用途。

“裕量代理让我们能够回答一个比单纯的温度测量更重要的问题，”proteanTecs公司的布鲁萨德说道。“它们告诉我们特定埋藏域的实际安全性，而不仅仅是它的温度。这种区别在堆叠结构中至关重要。在叠瓦式或垂直堆叠结构中，层间的热耦合会降低域的有效时序裕量，即使域内部没有任何变化。相邻层可能过热；自发热会提高局部温度，从而导致其上方或下方域中的时序路径裕量损失。热传感器可以告诉你温度升高了，但它无法告诉你这种升高是否造成了实际的时序风险。局部温度和裕量损失之间的关系取决于哪些路径受到影响、它们相对于高温层的布线方式以及它们的运行电压。”

这可能只会影响晶圆上的单个芯片，也可能影响整个面板或先进封装。

PDF Solutions首席执行官 John Kibarian 表示：“晶圆在代工厂进行测试时，他们并不知道这些芯片最终会被送到哪里进行封装、组装和测试。他们必须知道这些材料最终会被送到哪里，才能实现人为干预。而这在以前是很少见的。我们称之为编排层。这就像一种低代码或无代码的方式来连接你的应用程序。想想产品生命周期管理 (PLM)、企业资源规划 (ERP) 和制造执行系统 (MES)，想想你的工程数据、制造良率数据，以及最终的设计自动化信息，你需要能够获取这些信息，才能实现人为干预，让人工智能做出合适的决策。”

芯片上的特征越小，封装密度越高，跟踪所有环节的挑战就越大。在2nm以下的每个新节点，都需要更多的测试、更高的精度以及更多关于芯片或封装表面和内部运行情况的信息。除此之外，每个工艺流程都需要包含交叉数据，并且需要了解每个步骤对其他工艺步骤的影响。过去明确的测试、测量和检查空间，现在变成了一系列相互重叠的步骤组合，必须单独和综合地加以考虑。

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