楷登（Cadence）与台积电扩大合作，数字全流程、签核流程以及定制和模拟流程，已经获得台积电下一代 A14 工艺的工具认证。面向人工智能和高性能计算设计，Cadence 还在台积电 N3P 上演示了 UALink 方案，并推出已经完成硅验证的 N3P 与 N2P IP。
合作范围包括智能体人工智能芯片和 3D-IC 设计流程，工艺从台积电 N3、N2 到 A16、A14，也包括 3DFabric 对晶圆级系统的支持，规模可以到数百颗芯粒。
A14 与 A16 的工具认证
在定制和模拟设计上，Virtuoso Studio 可以生成符合设计规则的版图，并把设计自动迁移到台积电 A16 和 A14。用于人工智能、高性能计算和手机 SoC 时，设计迭代最多可降至原来的 1/2.5，一次通过的成功率也会提高。
工艺 | 工具认证 | IP 与状态 |
A14 | 数字全流程、签核、定制/模拟均已认证 | UCIe-64G 已流片；LPDDR6 开发中；Artisan 基础 IP 与混合信号 IP 预计 2026 年第四季度 |
A16 | 数字全流程、签核、定制/模拟均已认证 | 符合设计规则的版图，以及自动化迁移 |
N2P | 模拟、数字和签核已认证 | DDR5、LPDDR5、PCIe 6.0 已流片；PCIe 3.0 预计 2026 年第四季度流片；UCIe-64G 在实验室（亦已在 N3P 上表征） |
N3P | 作为更广的 N3 系列的一部分，流程已经启用 | 已演示 UALink；UCIe-64G 已完成特性表征 |
IP 方面，UCIe-64G 已在台积电 A14 上完成流片，LPDDR6 IP 仍在开发。计算芯粒所需的高性能计算与人工智能存储 IP，以及其他协议，已被列为优先开发项目。A14 的 Artisan 基础 IP 和混合信号 IP 也在开发中，预计 2026 年第四季度提供，其中包括面向高性能计算、人工智能和网络应用的标准单元、通用输入输出（GPIO）和存储器编译器。
N2P 流程与已经流片的 IP
IP | 工艺与状态 |
UCIe-64G | 已在 A14 流片；在 N2P 进入实验室；已在 N3P 上表征 |
LPDDR6 | A14 上仍在开发 |
Artisan 基础 IP、GPIO、存储器编译器 | A14 上开发中，预计 2026 年第四季度 |
混合信号 IP | A14 上开发中 |
DDR5、LPDDR5、PCIe 6.0 | 已在 N2P 流片 |
PCIe 3.0 | 预计 2026 年第四季度在 N2P 流片 |
224G SerDes | 已与台积电 COUPE 光子引擎配合启用 |
更广的高性能计算/人工智能组合 | HBM4/4E、LPDDR6/5X、DDR5-MRDIMM、PCIe 7.0、UCIe 64G；对准 UALink、ESUN、UltraEthernet 和共封装光学 |
晶圆级系统与光子互连
人工智能订单增加后，台积电扩大封装产能，以跟上高性能计算和数据处理芯片的需求。
由预仿真驱动的芯粒间自动布线流程，已随 Allegro 基板布线器和 OmniRoute 先进互连布线器完成认证。它会针对全部 CoWoS 架构，自动生成经过信号完整性优化的布线策略，并对准 UCIe 的要求。
台积电 COUPE 紧凑型通用光子引擎提供的高带宽光子到硅互连，已能与Cadence 224G SerDes IP 一起集成。这套 SerDes 对准 UALink、ESUN、UltraEthernet 和共封装光学。与之配套的高性能计算及人工智能 IP 还包括 HBM4/4E、LPDDR6/5X、DDR5-MRDIMM、PCIe 7.0 和 UCIe 64G。
创意电子用这套流程做加速器
创意电子（Global Unichip，GUC）使用 Cadence 的方案，在台积电先进工艺上为人工智能加速器和超大规模系统交付定制芯片。这套自动化有助于降低新工艺合作项目的进度风险。
创意电子资深副总裁路易·林（Louis Lin）说，设计做到 N3P、N2P 这类先进工艺时，成败取决于在越来越复杂的系统要求下把执行收紧，尤其是与早期采用客户合作、进度风险最高的时候。Cadence 的方案提供了可预期性、性能，以及与硅片实测相符的相关性，使创意电子能够在台积电最先进节点上交付复杂设计，并完成流片。
A14、A16 和 N2P 的认证流程，已经过硅验证的互连与存储 IP，再加上支持数百颗芯粒的 3DFabric，给客户一条从首批芯片走到晶圆级系统的路径，工艺风险更低，上市也更快。
