3D芯片，难倒EDA

随着对人工智能算力和性能的需求不断增长，芯片设计越来越多地采用 3D 堆叠、芯片组以及在单个封装内进行异构集成。

在一个良性循环中，EDA 工具供应商正利用先进芯片在单个工具中模拟多物理场挑战，而无需运行单独的求解器。智能体人工智能 (AI) 则增加了另一层分析，从而能够更快地进行设计探索并自动化各种任务。然而，由于芯片技术的快速发展，仍然存在一些阻碍。

其中一个挑战是，高性能计算/人工智能芯片设计必须综合考虑计算、内存、互连、功耗和散热等方面的限制。“如今，几乎所有人工智能加速器都有一个工艺阈值，超过这个阈值，最棘手的问题就不再存在于芯片内部，而是存在于系统边界，”微软人工智能芯片工程副总裁阿图尔·莱文 (Artour Levin) 表示。“独立芯片对人工智能来说意义不大，因为单个芯片能运行的功能非常有限。你真正需要从系统层面来考虑，回顾EDA工具的发展历程，也就是30或40年前，你会发现EDA工具最初是为设计芯片而非系统而设计的。”

从芯片到系统的过渡阶段是客户面临挑战的关键所在。“设计工具链是围绕清晰的抽象边界——单元、模块、芯片——发展起来的，物理特性则作为阶段性的、逐域的验证在最后阶段进行处理，” Vinci的首席执行官兼联合创始人 Hardik Kabaria 表示。“当最棘手的问题都局限于这些边界之内时，这种运营模式是行之有效的。但当热量、应力和电学行为遍及整个物理堆栈时，这种模式就失效了，因为物理特性方面的洞察往往在需要它的时候就已经出现了。硬件团队不需要在设计变更完成后才考虑物理特性，他们需要在设计仍在迭代的过程中就考虑物理特性。”

这需要全新的方法，而不是旧工作流程的加速版。“它是一种确定性的、求解器精确的物理模型，可以持续应用于芯片、封装、电路板和系统——将物理模型视为基础设施，而不是后期检查点，”Kabaria说道。“在硬件领域，仅仅合理是不够的。输出结果必须是可测量的、确定性的，并且足够精确，才能支持实际的设计决策。因此，基于求解器的结果和运行间的可重复性与速度同样重要。”

核心问题是，是增强经过多年精心调整和验证的现有 EDA 工具，还是创建新的工具，因为 AI/HPC 芯片设计与过去的单片芯片截然不同。

Synopsys研发执行总监Henry Sheng表示：“几十年来积累的知识和许多根深蒂固的信念是有充分理由的，它们在单一领域内行之有效，但跨领域应用时可能就不适用了。” “这一点必须体现在工具本身。如何避免试图面面俱到？如果试图重新发明一切，那是不可能的。你必须重新思考如何将各种功能整合起来以保持一致性，避免在不同领域对同一事物使用不同的数据表示和术语。然后，如何将所有这些整合到一个统一的工具中呢？”

异构性尤其给布局规划带来了更大的挑战。“这变得更加困难，这也是大家正在讨论的问题之一，”是德科技EDA总经理Nilesh Kamdar表示。“我们能否提前完成布局规划？能否确保大家就损耗预算、信号路径预算以及为这个复杂的3D环境供电的方式达成一致？这些讨论必须提前进行，否则后期就几乎没有协商的余地了。” Kamdar补充道，虽然目前市场普遍认为3D设计适用于AI芯片，但它其实可以应用于任何领域。

或许未来3D和异质设计会成为标配，但目前还不是。“由于制造和包装技术发展迅速，市面上仍然存在各种不同的解决方案，” Arteris公司执行副总裁兼首席产品和营销官Michal Siwinski表示，“你可以这样做，也可以那样做。目前还没有一种方案可以适用于所有情况。正因如此，人们希望有所差异化。但这项技术是否已经成熟到80%？或者90%，以至于任何想做的人都能做到？是的，我认为是的。”

为 AI/HPC 芯片设计 3D-IC 和多芯片组件的客户正在使用现有的 EDA 工具，但他们希望在某些方面有所改进。

一个挑战是成熟厂商和初创公司之间的互操作性。“如果你想在业内推出引人注目的产品，EDA 工具必须具备很强的互操作性，”英特尔先进封装技术与制造半导体研发副总裁 Lalitha Immaneni 表示。“我上周碰巧看到一个设计。凭经验，我说：‘我发现某些层的密度不够。铜密度对防止翘曲至关重要。’我非常担心这可能是一个技术故障。我联系了我的机械分析人员。我说：‘给你。我认为这是其他行业格式之一，但这并不重要。我们需要让设计团队知道他们可能需要对设计进行协同优化，以免以后出现问题。’”分析和回复花了十天时间。人们查看了设计，发现它并不完整，缺少一些属性，可能布线也不完全。然后我找来了一位设计工程师。他们用人工智能完成了最后的工作，编写了一些脚本，也完成了布线，但提取过程并没有运用到行业领先的分析工具中。我最终得到了三张图片。一张是黄色的，一张是红色的，至于另一张是什么颜色，谁也不知道。如果我是客户，作为一名设计师，看到这些图片，我完全不知道该如何修改设计。这根本说不通。然后我不得不召集十个博士来解决这个问题。

互操作工具让客户更容易整合分析结果。“每个客户都应该能够从各个供应商中选择最佳产品，无论是机械分析、设计支持、连接性检查器，还是其他任何工具。而且所有这些EDA工具都应该采用CAD中立格式，这样数据提取就不会变得如此复杂，”Immaneni指出。

目前，高性能计算 (HPC) 客户只能尽力而为。“过去五六年，我们一直过着艰难的日子，”博通公司杰出工程师 AJ Tufano 表示。[2] “我们勉强维持，勉强生存，还在生产芯片，但我们本可以做得更好。”

在定制加速器领域，每六个月——甚至有些情况下每三个月——就会发生根本性的架构变革。“我们面临的挑战是如何跟上软件发展的步伐，以及如何在复杂性不断增加的情况下做到这一点。3.5D 正是解决这一问题的关键所在，”Tufano 指出。

挑战之中也有收获。“我要特别赞扬一下这些工具的开发者们，因为就我们目前的设计规模而言，能够让这套系统以所需的细节水平完整运行，真的让我印象深刻，”图法诺说道。“这太棒了。如果我看看在任何给定时间点，完成一个芯片所需的计算量级，那简直就像实验室停电了一样。那里的计算资源几乎停滞不前，所以我们只能在早期分析流程中寻找重大问题（这很重要），然后进行全面的集成评审（IR），但这为时已晚。这两者之间存在着很多本可以解决的问题。”

其他人也指出了类似的挑战。[3] 高通公司工程高级总监Venu Sanaka表示：“我们目前勉强维持。”他补充道：“就多物理场分析而言，热分析和红外分析比其他阶段的分析要先进得多。目前的挑战更多在于探索阶段。探索阶段相当依赖人工操作。比如，凸点和硅通孔（TSV）的位置应该如何安排，以及热效应应该如何控制？在正常的设计周期内，这些权衡取舍的速度不够快。假设设计周期是一年左右。对于这种分区分析，我们需要更早开始，可能提前三到六个月。但这样一来，设计方案就无法立即进行所有详细分析，因此我们需要一种早期权衡机制。”

芯片间的PPA优化也十分棘手。“我们想把一个模块从一个芯片移到另一个采用不同工艺的芯片上，”Sanaka说道。“目前，功耗和布局方面的问题都只能手动解决。我们没有快速分析的方法，所以只能先在二维平面图上进行布局规划，然后再组装起来进行分析。”

多芯片加剧了挑战。 “我说的单个芯片，是指你把物理索引目录放进去的时候，它只与一个芯片相关联，”Sanaka说道。“现在，多个芯片要采用不同的技术才能整合在一起。数据管理本身就更具挑战性，而且我们团队内部有很多合作伙伴需要交换数据。如何交换这些数据？这些都是我们目前正在研究的问题。”

即使目前存在一些痛点，改进工具的机会仍然很大。“很明显，现在还不够理想，”盛先生指出。“这些芯片取得了巨大的成功，所以目前来说还可以接受。要充分理解这种转变，我们需要从完全手动转向自动化。我们需要从处理许多单一领域的问题转向处理跨领域的问题。在很多情况下，手动设计是经验驱动的。”

盛先生指出，EDA工具无疑取得了渐进式的进步。“但转型准备需要贯穿所有环节。”

EDA供应商有两种途径来满足高性能计算（HPC）客户的需求——增强现有工具或从头开始开发。智能体人工智能使这两种途径都成为可能。

“三四年前，当我们看到这项技术开始兴起时，我们就讨论过这个问题，” Cadence产品管理集团总监 Vinay Patwardhan 说。 [3] “当我们与客户交流时，我们收到的一条反馈是：‘我们有上百名 2D 设计师，但没有 3D 设计师，所以无论你们开发什么，都要确保这上百人能够适应你们现有的技术。’”

另一个问题涉及芯片流片。“我们说，‘这是一项新技术，我们刚写出来。’客户会回应，‘你们能否基于一些可靠的技术进行开发，这样我们就不用再经历一遍繁琐的验证流程了？’所以我们决定明确表示，我们拥有行业标准的工具。代工厂也通过了全面的认证流程，”Patwardhan解释道。“基于这些工具进行开发，使其具备三维感知能力，并运用一些优化技术来实现完整的3D打印或堆叠，然后观察行业的发展趋势，这才是明智之举。当出现转折点时，我们会重新开发整个流程，或者采用一些新技术。这就是我们目前所处的阶段，智能流程已经脱颖而出。探索能力得到了极大的提升，并且由于存在诸多变量，未来还将得到进一步的提升。”

其他人也认同，智能体提供了所需的额外层级。“人工智能正越来越多地被用于探索配置并识别最优权衡方案，其速度远超传统流程，从而加速了设计空间的探索，尤其是在复杂性显著增长的2.5D和3D集成电路领域，”Arteris公司产品管理和市场总监Insaf Meliane指出。“但人工智能生成的设计决策必须具有可解释性、可追溯性，并且在最终定稿前，必须通过确定性EDA引擎和既定的验证方法进行验证。”

最新的工具已经可以帮助进行一些 3D-IC 的前期布局规划分析，并且可以打开或关闭带有自然语言提示的代理层来节省令牌使用量。

“从非常抽象的层面来说，我们可以观察不同颜色的方框，只需点击几下鼠标，就能改变材料或属性，”是德科技的Kamdar说道。“你可以选择非常深的通孔层，看看这对电性能会有什么影响。或者你也可以选择非常薄的通孔层。这是一种‘如果……会怎样？’的选择。这不是一个深度优化问题，而是一个架构问题。这些设计的架构有一些边界条件。你不能好高骛远。很大程度上，这取决于人们使用的材料。尺寸限制是固定的。深度限制，也就是你可以使用的层数，也是固定的。对于芯片本身，你很清楚是采用2nm工艺还是继续使用6nm工艺，但你或许还有一些调整的空间。”

目前，3D工具已支持分析电气性能，IR压降、电源完整性、散热和其他多物理场性能分析也将很快加入。“在布局规划阶段，您不仅可以看到电气性能，还可以了解如果改变封装材料，信号性能、功耗和散热性能会发生什么变化。所有这些信息都应该在布局规划阶段就提供给架构师，”Kamdar指出。

训练后的持续学习也为 EDA 工具发展到所需的复杂性提供了希望。

为了实现智能体自主研究，工程师们会设定研究目标并创建基准测试套件。“你基本上是放手让智能体自由发挥，然后告诉它们：‘我希望你们在这方面有所改进。’”西门子EDA研发副总裁Jeff Dyck说道。 “这种方法对于构建更优秀的工具非常有效。它属于自学习范畴，而智能体在这方面非常擅长。然后你会说：‘你们必须构建更适合这项任务的模型。’自动微调、自动蒸馏等等，都是自学习领域的重要机遇。”

许多初创企业旨在通过利用人工智能和/或智能体的独特卖点来颠覆传统的EDA工具。

ChipAgents首席产品官Solaiman Rahim表示：“我们构建的平台具有完全可扩展性，适用于任何应用场景——芯片级、3D-IC级和先进封装级。您可以利用我们的工作流程解决从芯片到系统再到模拟电路的任何类型的问题。然后，您需要对工作流程进行调整，使其更加先进，从而不断缩短交付时间并降低成本，这意味着您可以将先进封装工作从耗时数月缩短到一天。这需要进一步的优化。”

对智能体平台进行微调需要与客户密切合作。“为了实现这一点，客户需要了解他们的本体、他们的专业知识以及他们做事的方式，”Rahim说道。“其次，你需要同时具备设计方面的专业知识和领域专业知识。基于此，你才能构建一些高级智能来解决这些问题。调优就是构建这种高级智能，而这种高级智能就像一个大脑。你实际上是在调优一个大脑。我们说的不是LLM（逻辑逻辑模型）。我们说的是一个位于工作流程中的大脑，它收集大量数据、本体以及我们研发团队的智能，以解决客户的问题并创建算法。但这个算法比传统的算法复杂得多，它能够处理所有这些数据，并与LLM协同工作，最终得出你需要的结果。这就是我们所说的调优。”

初创公司 Architect Labs 将专有的专业代理集成到一个端到端的全栈协同设计系统中。“我们正在将您从 RTL 工程师提升为人类架构师，”Architect Labs 的销售主管 Dan Ganousis 表示。“我们阅读规范，然后问：‘您想构建什么？’他们说：‘我们使用 UCIe 接口。’我们可以获取相关信息。‘我们使用 Arm 内核。’我们可以获取相关信息并将其集成到系统中，这样工程师就无需编写 Verilog 代码进行设计。他只需在规范层面、架构层面编写我们想要实现的目标，然后我们的系统会接收这些信息，并将其整合到所有现有流程之上，进行逻辑综合。我们的系统拥有定制的形式化方法，因此我们可以在构建的同时进行形式化验证。”

另一家公司开发了一种双向AI虚拟平台，支持从规范到RTL以及从RTL到规范的双向转换，从而实现软硬件协同设计。“我们的技术允许用户输入规范或模型，它不会直接生成RTL，而是生成一个高级模型，运行速度提升30倍，”Rise公司首席执行官Badru Agarwala表示。“这个高级模型时序比较宽松，并非RTL。然后，利用我们的高级综合工具，可以将其降级为RTL。另一方面，我们还有另一种技术，可以从RTL到规范。这种技术的问题恰恰相反。由于这些模型与时序相关，设计人员可以立即开始验证。他们掌握了所有信息，而高级模型的优势之一在于其探索性。如果您想更改内存带宽、性能、吞吐量、时序、7nm工艺，或者移除某个功能，一旦拥有相应的高级模型，所有这些优势都将唾手可得。”

与此同时，一家韩国初创公司专注于采用无代码、图表优先的方法来解决早期RTL设计中的电源和时钟问题。“我们在RTL设计层面构建DFT逻辑，因此可以将DFT设计提前到非常早期的阶段，”ITDA战略规划团队负责人李智焕（Jihwan Lee）表示。“我们的工具基于图形用户界面（GUI），工程师只需将组件拖放到工具中，即可获得综合所需的所有输出——RTL代码、用于即插即用和电源综合的SDC和UPF以及DFT工具输入文件。”

其他公司也提供速度极快的多物理场仿真工具。“我认为，这个行业正面临危机，唯一的解决办法就是进行深度创新，这样才能在保证极高精度的同时，大幅提升速度。”Suitera联合创始人叶赫亚·伊斯梅尔（Yehea Ismail）说道。他拒绝透露高速仿真是如何实现的，只表示耗时七年。

向基于物理、人工智能驱动的工具转变已在数据中得到证实。“过去使用传统热分析流程需要大约 16 个小时才能完成的 200 个案例的设计扫描，现在只需大约 1 个小时即可完成，设置时间不到 1 分钟，”Vinci 公司的 Kabari 表示。“然而，更具说服力的数据是之后的情况。物理分析的运行时间几乎呈线性增长，即使自由度超过 100 亿，因为一个真实的系统并非由单个组件构成。”

最终，3D集成电路的成功不仅取决于封装和工艺的突破，还取决于能够跟上快速变化的设计需求的EDA工具。人工智能工具、机器学习和智能体系统固然有其价值，但人们普遍认为，确定性物理学不能被排除在概率性人工智能方程式之外。

从商业角度来看，芯片行业由EDA、设计和制造三个环节组成。“技术难题在于这三者之间仍然存在着密切的互动，因此我们可以看到大量的协作，”盛先生说道。“如果你想对EDA工具进行渐进式改进（用于3D/HI），这三个环节都可以独立推进，但只能持续一段时间。如果你真的想要进行非渐进式改进，那么这三个系统必须协同运作。换句话说，单靠EDA无法优化你能设计出的产品。这并不是说你不知道自己想要什么，而是说，你能否将设计进行编码，使其能够以程序化的方式实现你想要的功能，并以更严谨的方式定义你的边界条件？”

目前，物理原理尚未改变。“光就是光，掩模就是掩模，”Arteris公司的Siwinski说道。“在我们找到其他方法之前——或许在未来的某个时候，会出现一些其他材料，使我们能够制造更大的晶圆——芯片组是既定的，3D封装也是既定的，一切都将走向垂直化。所有事情都必须以芯片组为先，多芯片为先，物理特性优先，包括封装方面的考量。”

3D技术是一个令人兴奋的领域。“有趣的是，逻辑芯片的发展方向会和存储芯片一样吗？”西温斯基说道，“我们真的会开始制造3D逻辑立方体，并重新思考封装方式的演变，其影响远超存储芯片领域吗？让我们拭目以待。”

（来源：编译自semiengineering）