2.2 芯片先制工艺验证载体

芯片先制流程更加贴近实际多芯片封装场景，完整工艺步骤如下：

1. 在G1玻璃载板上制备激光解离层和胶黏层，将模拟芯片贴装于胶层上方；使用C‑SUN设备的片式EMC塑封料进行真空压合填充；
2. 取第二片G2玻璃载板（同样带有激光解离层、胶黏层），真空压合至EMC塑封层上方；
3. 激光解离剥离G1玻璃载板；
4. 将样品翻转，借助平衡薄膜完成翘曲控制，制备3层介质4层金属的RDL重布线结构。

该样件最小线宽线距同样为3 μm/3 μm，母板尺寸同样为37 cm × 47 cm，介质‑铜界面附着力同样满足5B等级。

在EMC压合塑封工艺后，芯片容易出现位置偏移，包含XY方向平移与角度偏转。研究方案采用高通量自动光学检测AOI扫描，采集每颗芯片的偏移量数据；将数据输出至无掩模数字光刻系统，根据实际偏移重新规划通孔与布线图形，该套自适应图形重构技术即DDC™数字动态连接技术。

3.1 光敏介质材料开发结果

光刻胶图形化需要综合考量版图设计、膜厚、曝光光源以及后续电镀铜工艺。面板级数字光刻工艺下，目标线宽线距3 μm/3 μm，溅射铜基底上实测得到3.2 μm / 2.8 μm；在37 cm × 47 cm大面板上图形均匀度可达97%。

本研究采用PSBF薄膜型光敏介质材料。曝光剂量190 mJ/cm²条件下，面板工艺可实现最小通孔尺寸6.3 μm；25点通孔采样均匀度96%，侧壁倾角约70°。180 ℃固化2小时，固化前后膜厚变化仅0.7 μm；介质与电镀铜界面附着力达到5B等级。

3.2 DDC™数字动态连接技术：芯片偏移补偿

芯片先制FOPLP工艺最大难点就是芯片偏移。DDC™依托高分辨率数字光刻工具DLT，可以针对芯片发生的XY平移、角度偏转θ完成图形补偿，甚至实现电气性能补偿。

仿真结果显示：芯片发生偏移（XY偏移16.4 μm/4.42 μm，转角0.067°）时，通路电阻会从10.107 Ω上升至10.15 Ω。采用无掩模光刻重新版图规划，将布线宽度由5 μm调整至7 μm，布线长度增加约30 μm，即可把电阻修正回原始设计目标值。

3.3 可靠性测试与评估

针对芯片先制样件设计菊花链测试结构，布置多颗模拟芯片。设置三组测试条件D/E/F，布线长度D＞E＞F，初始电阻D＞E＞F。见图8。可靠性判定标准：测试后电阻变化率小于6%即为通过。开展三类可靠性实验：回流焊测试、温度循环测试TCT、高温存储HTS。

• 回流焊测试
  ：260 ℃，分别经历10次、30次回流循环。电阻漂移2.5%‑3.9%；图9。
• 温度循环TCT
  ：‑55 ℃~125 ℃，循环500次、1000次。1000次循环后电阻变化仅1.7%‑2.8%；图10。
• 高温存储HTS
  ：150 ℃，累计1000小时老化。电阻变化0.8%‑3.4%。图11。

全部测试项目的电阻变化均远低于6%的失效判据，证明整套工艺结构具备优异可靠性。

本研究中，台湾工业技术研究院ITRI分别完成RDL先制、芯片先制两种FOPLP面板级中介层样件的工艺验证。通过引入平衡薄膜，玻璃载板面板工艺的翘曲得到有效管控。高分辨率数字光刻工具DLT结合DDC™数字动态连接技术，能够很好补偿芯片偏移带来的图形失配问题。

该技术方案未来有望赋能AI芯片多芯片异构集成场景，推动扇出面板级封装FOPLP在2.5D先进中介层方向落地应用。