SK海力士10月28日在第三季度业绩说明会上表示，将通过极紫外（EUV）光刻微缩和工艺创新，继续挖掘现有6F² DRAM存储单元架构的潜力，同时保留向4F²和三维（3D）DRAM演进的技术路线。随着长鑫存储计划于年底推出融合4F²架构与混合键合技术的服务器DDR5 RDIMM，DRAM厂商在延续成熟平台与导入新结构之间的选择进一步分化。
SK海力士认为，现阶段充分利用量产稳定性和成本竞争力已经验证的6F²平台，是提高产品竞争力的有效策略。新单元结构投入实际产品前，需要同时满足性能、良率、可靠性和成本要求，并完成产品设计与客户认证。公司尚未公布4F²或3D DRAM的量产时间表。
图1：SK海力士在OCP Global Summit 2026展出的服务器DRAM，涵盖DDR5 RDIMM、MRDIMM和SOCAMM2
缩小单元面积还要算好每比特成本
6F²和4F²表示存储单元面积与最小特征尺寸F的关系。在F相同的条件下，单元面积由6F²降至4F²，缩小约33.3%，理想阵列中的单位面积单元数量可增加50%。这一几何关系不能直接换算为整颗芯片密度提升50%，更不能等同于晶圆有效产出或成本改善：电容间距、外围电路占地、工艺复杂度和良率都会改变最终结果。
EUV微缩与结构创新分别作用于不同环节。前者有助于缩小特征尺寸，后者试图减少单元在平面上的占地。SK海力士已自2021年的1a制程起扩大EUV应用，并于2025年宣布在M16工厂完成ASML EXE:5200B高数值孔径EUV设备组装，为后续研发提供基础。设备导入并不等于某一新架构已经量产，公司仍选择按技术成熟度与经济性安排切换。
长鑫将垂直晶体管与混合键合结合
长鑫存储在10月10日举行的第四届集成芯片和芯粒大会上披露，预计2026年底推出融合4F²架构、混合键合等技术的新一代DDR5注册式双列直插内存模组（RDIMM）。其核心器件是自研垂直包围栅（VSG）晶体管：沟道改为垂直布局，以减小平面占地，环绕沟道的栅极则用于增强栅控、改善漏电和短沟道效应。
混合键合为存储阵列与外围CMOS电路分开制造、再实现高密度连接提供了路径，使两者可分别优化工艺。但这会增加晶圆加工、对准和键合环节；阵列、外围电路及键合过程的缺陷均会影响最终成品率。4F²带来的面积收益，必须与新增工序和投入的晶圆资源共同计算。
长鑫团队公开的4F²研究已展示无结全环绕栅垂直沟道晶体管与六边形电容结构，器件开关电流比超过10⁹、亚阈值摆幅为62.5mV/dec。论文中的时序和系统功耗比较基于器件数据及电路仿真，不能作为年底RDIMM的实测规格或量产良率。垂直沟道晶体管也不等同于将多层存储单元堆叠的3D DRAM架构。
在无法获取EUV设备的条件下，结构创新为长鑫提高存储密度提供了另一条路径，但仍需高精度图形化、刻蚀、沉积及键合能力。长鑫官网已披露第五代DRAM技术平台于2026年9月实现量产；这一工艺平台进展，与年底4F²产品的导入计划应分别判断。
三星与美光对4F²的取舍不同
三星电子已确认开发4F²技术。产业链报道曾提出，三星拟在10a节点导入4F²，SK海力士则可能选择后续10b节点；相关开发和量产时间仍未获两家公司确认。SK海力士保留4F²选项，同时强调先充分利用6F²平台，体现的是分阶段推进策略。
美光在10月21日技术网络研讨会上表达了不同判断：经过约20年研究，公司认为4F²继续微缩的收益有限，将延续6F²，并面向晶圆键合和3D DRAM研发。其关键理由是电容间距仍约束DRAM密度，改变下方存取晶体管布局，未必带来相同比例的整芯片收益。这是美光基于自身工艺和成本的路线选择，并不代表其他厂商的4F²方案必然不可行。
服务器验证决定新结构的商业价值
服务器RDIMM需要满足长时间运行、数据保持、信号完整性，以及CPU和主板平台兼容性要求。4F²器件的低漏电潜力，仍要经过芯片、模组和系统层面的验证，才能体现为产品功耗与可靠性优势。年底产品亮相后，容量、速率、功耗、客户认证和持续出货将比单一单元面积指标更能说明商业化进展。
从工艺需求看，垂直沟道和分片制造有望提高对高深宽比刻蚀、原子层沉积、晶圆对准及混合键合的要求，相关设备与材料厂商面临新的验证机会。最终决定架构切换速度的，将是每片晶圆可交付的合格比特数，以及把这些比特制造出来的总成本。
