Physical AI如何重写端侧芯片的竞争规则？

核心判断

Physical AI彻底重塑了芯片产业链的价值分配逻辑与核心衡量指标。

云端AI时代，GPU峰值算力与HBM决定供给，云端规模决定经济性；而在物理AI时代，实时控制决定计算架构，存储距离与互连决定有效算力，整机复用率与出货分母决定商业回报。 AI芯片的竞争，正在从“谁能提供更多算力”，转向“谁能把算力真正变成物理世界的行动能力”。

Physical AI彻底改变了芯片产业链的价值分配逻辑与核心衡量指标

引言：为什么一颗先进芯片装进机器人后反而不够用了？

2026年，当智能硬件与具身智能从展会Demo走向规模化量产交付，产业界正在经历一场冷酷的祛魅：过去三年在数据中心无往不利的“堆算力”逻辑，一旦装进手机、汽车和人形机器人的真实躯体，便迅速撞上了物理铁律。

小米自研“玄戒”系列芯片的演进，恰好把端侧AI面临的规模、带宽与散热矛盾浓缩在同一家公司身上。其首款3nm旗舰SoC 玄戒O1 从小米15S Pro延伸至Pad 7系列（新一代3nm个人终端芯片玄戒O3亦继续向折叠屏等形态拓展），体现了跨终端复用分摊研发成本的战略价值，但也反映出不同终端在散热空间与功耗预算上的物理差异。而在专为端侧大模型打造的6nm AI加速芯片 玄戒O100 上，这种物理约束表现得更为直接：据公开披露，玄戒O100采用3D晶圆级堆叠实现了 1.22 TB/s 的超高带宽，计划2027年商用，但在原型机展示中却采用了主动风冷散热。这意味着，当端侧芯片试图突破“内存墙”时，散热边界会直接左右终端的产品形态。

同样的反差正在人形机器人与智驾产线上演：工程师塞进数百乃至上千TOPS的AI芯片本地运行VLA（视觉-语言-动作）大模型，算力单元有效利用率却往往跌破30%；同时，密闭关节在电机连续满载下局部温度急剧攀升，直接威胁控制系统的稳定运行。

为什么一颗先进的AI芯片装进汽车和机器人后，反而不够用了？答案在于：云端AI时代，芯片厂商围绕模型算力定义硬件；而在Physical AI时代，物理世界的温度、时延与成本边界，正在反过来定义芯片架构。

云端“堆算力”逻辑一旦装进真实物理躯体，便迅速撞上工程铁律

一、物理世界的三道墙：为什么算力越高，实际利用率却可能越低？

当大模型走出恒温机房、长出四肢，传统云端芯片架构瞬间撞上了三道不可逾越的物理高墙。

大模型走出机房必须面对的三道不可逾越的物理高墙

第一道高墙来自硬实时控制与120°C密闭关节的热力学冲突。物理AI要求“概率性的大模型”与“确定性的机械控制”在同一机体中协同工作。VLA或世界模型属于概率Token生成，运行频率通常在 10Hz–30Hz（数十毫秒级），推理延迟会随场景复杂度动态波动；而机器人全身动平衡（WBC）与关节电机控制（FOC）运行在 1kHz–32kHz，要求微秒级硬实时响应且对通信抖动零容忍。更严峻的是热约束：在人形机器人髋、膝等密闭高负载关节测试中，电机连续满载会使模组腔体局部环境温度逼近120°C，远超常规工业级MCU与存储器件 85°C–105°C 的额定环境工作温度上限（若改用耐受更高结温的车规Grade 0器件，体积与成本将大幅飙升），极易引发芯片降频与编码器采样热漂移。

概率性大模型与确定性机械控制的系统级错位与热冲突

第二道高墙回答了一个反直觉的问题：为什么端侧芯片标称算力越高，实际利用率却可能越低？ 根源在于Batch=1 自回归解码与屋顶线（Roofline）带宽墙。云端推理可以靠大Batch拼单在片上缓存中反复复用模型权重，而端侧设备服务单一机体，输入请求永远是 Batch Size = 1。在自回归解码阶段，芯片每生成1个Token都必须从DRAM完整搬运一次模型权重，计算算术强度暴跌至 1~2 FLOP/Byte，退化为受限于内存带宽的矩阵乘向量（MVM）运算。在平面LPDDR5（带宽约25.6–32 GB/s）的物理上限约束下，理论推导表明，即便是一颗标称 2,000 TOPS 级的芯片，在执行未经优化的单流MVM任务时，受带宽限制的理论算力利用率甚至可能跌至1%以下（极限值约0.2%）。叠加VLA模型中占比超40%的非矩阵算子，传统固定流水线NPU的有效算力被严重闲置。

“Batch = 1”与带宽限制导致理论算力在端侧断崖式衰减

第三道高墙则是严苛的功耗与终端形态约束。传统PC独立显卡受困于8GB–16GB的“显存孤岛”，跨PCIe总线借用系统内存会导致带宽骤降80%；车载与机器人域控制器受限于几十瓦的散热预算，根本用不起高功耗、高成本的云端HBM；而在一副40克重的AI眼镜上，人体皮肤温升耐受上限决定了整机持续散热红线仅 2W，任何照搬传统移动SoC的方案都会在半小时内耗尽电量。

二、端侧芯片的三大架构重构

当先进制程微缩越来越昂贵，端侧芯片的突围重心全面转向计算、存储与互连的三大架构重构，全力砍掉系统内部的物理搬运与通信开销。

端侧计算架构演进蓝图：砍掉内部物理搬运与通信开销

1. 计算架构：为什么机器人不能让大模型直接控制电机？

如果让毫秒级波动的大模型直接下发电机指令，任何一次推理卡顿或概率幻觉都会变成物理世界的碰撞事故。因此，计算架构重构的核心任务是实现算控物理隔离与硬件安全兜底。

本土计算底座代表地瓜机器人（旭日S100P/S600） 给出了极具代表性的单SoC异构方案：在同一颗芯片内集成负责VLA推理的自研BPU“大脑”与负责硬实时控制的 Cortex-R52“小脑”，通过片内共享内存消除跨芯片通信抖动，帮整机厂缩短了50%以上的异构系统调试周期。

在高端算力与软件护栏层面，英伟达 Jetson AGX Thor（2,070 TFLOPS FP4稀疏峰值算力）则利用 多实例GPU（MIG） 硬件切分技术，在物理上隔离安全导航控制与后台VLA认知任务；阿加犀 联合高通进一步落地了 Agent = Model + Harness 工程范式，在优必选等本体厂普遍采用的 System 2/1/0 三级控制架构之上，用硬件级安全包络门控（Harness）对大模型输出进行微秒级越界拦截，并靠 1~2ms极速热切换LoRA权重 实现单芯片多技能复用。此外，前端感知层也在同步向硬件卸载演进（如奥比中光将双目3D深度解算硬化到相机端自研ASIC中，黑芝麻智能在SoC内设置独立 Cortex-R5 安全岛兜底紧急制动），共同构筑起从感官到小脑的确定性防线。

计算架构重构：让“概率大脑”与“确定性小脑”实现物理隔离与兜底

2. 存储架构：为什么端侧AI开始需要HBM之外的新型存储？

面对访存带宽瓶颈，端侧设备既受困于平面LPDDR的带宽天花板，又承受不起云端HBM（需独立Base Die、4–12层堆叠与昂贵的CoWoS硅中介层）的高功耗与高成本。为此，端侧存储正在经历从板级、晶圆级到存储阵列级的三级跳。

最具爆发力的中间层突破，是填补LPDDR与HBM空白的晶圆级近存堆叠（端侧3D DRAM）。无论是基于TSV定制堆叠的 CUBE，还是晶圆级铜-铜混合键合的 Wafer-on-Wafer（WoW），其核心机制都是省去Base Die和CoWoS硅中介层，直接将1–4层定制DRAM晶圆与逻辑SoC垂直键合，通过数千个高密度垂直I/O通道在端侧跑出百GB/s乃至TB/s级带宽。小米玄戒O100 凭借3D堆叠实现 1.22 TB/s 带宽正是这一路线的典型实证（本土产业链中，紫光国芯SeDRAM赋能瑞芯微 RK182X 协处理器、兆易创新控股青耘科技及华邦电子CUBE亦在加速产业化）。不过，逻辑与DRAM晶圆紧贴会导致热量在底层积聚（限制堆叠在2–4层），这也正是玄戒O100原型机需要主动风冷散热的物理根源，良率与初期定制成本则是其普及必须跨过的门槛。

在这条主线两端，桌面与边缘工作站通过Apple M5（最高512GB）等普及了板级统一内存（UMA），让CPU、GPU与NPU共享高带宽内存池以打破显存孤岛；而在追求极致能效比的阵列层，北京忆元12nm RRAM（以及后摩智能M50等SRAM存算芯片）通过原位存算一体（CIM） 直接在存储阵列内完成矩阵乘加，专门卸载数据复用率最低的向量检索算子，用1台2U一体机替代3台云端高内存服务器，实现了三年TCO下降81%的商业闭环。

存储架构重构：从单纯“扩大容量”转向极致“缩短计算距离”

3. 互连架构：为什么缩短通信距离可能比增加计算单元更重要？

当算力与存储就位，数据在系统内部的传输距离与通信延迟，直接决定了有效算力的上限。互连架构正在整机、片内与片上三个物理尺度上同步重构。

在整机米级尺度上，最具颠覆性的变革是高速确定性实时总线驱动的“集总式驱控上移”。过去控制芯片之所以必须塞进120°C 的高温关节，是因为传统CAN总线通信慢、抖动大；如今借鉴华为 灵衢（UnifiedBus） 等高速系统互联理念，产业界开始导入百纳秒级确定性实时以太网总线（单跳百纳秒级延迟、32kHz高频控制下微秒级同步抖动）。依托高速确定性通信，华成工控 将原本分散在30多个关节里的控制MCU与存储全部抽离并集中到散热良好的躯干主控板，高温关节腔体内仅保留耐高温分立功率器件与采样电路，一举破解了关节热死锁。

在片内微米级尺度上，针对晶体管微缩效益递减、金属导线延迟成为首要瓶颈的难题，华为何庭波在2026年5月IEEE ISCAS大会上提出 “韬（τ）定律”（τ = A × D × T），并披露已在 381款芯片 中实践的逻辑折叠（LogicFolding） 技术，通过三维垂直折叠大幅缩短晶体管间的物理连接距离。而在片上毫米级尺度上，理想汽车 5nm “马赫100” 芯片采用动态编排数据流（Dataflow）架构，让激活值在计算阵列内部直接流转，配合地平线征程6P等原生注意力硬化设计，将特定VLA负载下的硬件有效利用率从不足30%拉升至 80%以上。

互连架构重构：打通片内垂直折叠、片上数据流与整机通信管道

三、产业链价值重分配：为什么自研芯片必须寻找百万级出货分母？

1. 自研芯片的NRE盈亏平衡铁律

为什么终端大厂造芯纷纷走出单一品类？答案藏在一个冷酷的盈亏平衡公式里：

【自研芯片NRE盈亏平衡方程】盈亏平衡出货量 (N_break-even) = 可归属的芯片研发与固定投入 (NRE) ÷ 单颗芯片增量贡献利润（或外部采购替代净节省）

小米公开披露重启芯片研发五年累计投入已超210亿元（涵盖多条产品线与团队持续运营），这意味着消费级3nm SoC唯有跨手机、平板、折叠屏实现千万颗级持续出货，才能摊平流片、IP与软件维护成本。而在车规5nm/3nm智驾芯片领域，单项目可归属NRE及车规认证（AEC-Q100 / ASIL-D）固定投入高达 3亿–5亿美元；若按单颗增量贡献利润200–300美元 测算，全生命周期盈亏平衡出货量必须跨过 100万–250万颗的生死线。

这道残酷的规模门槛迫使行业分化出三条生存路径。第一条路径是跨物种“一芯三栖”扩分母，例如小鹏“图灵”芯片 同步装入智驾汽车、IRON人形机器人与汇天飞行汽车，特斯拉AI5 复用于Cybercab与Optimus机器人，通过多终端合并分母摊薄先进制程NRE。第二条路径是分拆独立外销，由于单一车企销量难以喂饱5nm芯片，蔚来将“神玑NX9031”芯片业务分拆为独立公司 安徽神玑，向外部车企与机器人厂商开放供应。第三条路径则是第三方规模摊销与单芯片舱驾一体降本，对于年销不足50万辆的主流车企，外采第三方芯片仍是唯一经济解——地平线 靠千万颗量产基数摊薄成本，元戎启行 基于Thor芯片与VLA模型将城区NOA硬件BOM压至2,000美元级（累计装车超30万辆），而高通（8775）与黑芝麻（武当C1296）则通过单芯片舱驾一体直接帮主流车型砍掉20%–30%的域控BOM。

自研芯片的 NRE 盈亏平衡铁律与企业的三条生死路径

2. 四层价值链的议价权博弈与2026三季报冷思考

跳出单一芯片，Physical AI正在将产业链重塑为四个层级：顶端的模型与生态层由NVIDIA（Isaac Sim + Thor）与 Arm（2026年1月重组设立 Physical AI事业部 统合汽车与机器人）主导；端侧计算平台层汇聚了地瓜机器人、瑞芯微（RK3588 省去外挂FPGA，成为国产四足与人形小脑基石）与 天数智芯；实时控制与感知执行层由高速实时总线、奥比中光 深度ASIC，以及 兆易创新、先楫、峰岹 等高频FOC运控MCU构成；底层的先进存储与异构封装层则由3D DRAM（WoW/CUBE）、存算一体与存算合封厂商组成。

Physical AI 时代下的四层全新产业链价值结构图谱

但这四层价值链并不意味着四层拥有相同的利润分配能力。模型与开发生态层掌握开发者入口与仿真标准，拥有最高的生态议价权；计算平台层掌握整机主控芯片选型，靠规模效应构建壁垒；实时控制与感知层卡位物理执行的安全边界，具备极高的客户粘性与替换成本；先进存储与封装层则通过解决带宽、能效和空间集成痛点获取硬件溢价。真正决定一家企业长期价值的，在于它能否从单纯的元器件供应商，变成整机系统架构中不可替代的一部分。

2026年10月底披露的科创板三季报（2026Q1–Q3）为这一判断提供了最真实的财务检验。在计算平台层，瑞芯微 前三季度实现营收44.49亿元、归母净利润13.32亿元，印证了通用算控底座在本体形态未收敛时期的规模红利；在先进存储与封装层，佰维存储 前三季度营收飙升至217.17亿元、归母净利润达87.68亿元（其中AI新兴端侧存储收入 48.23亿元，同比大增389.64%），但其前三季度经营活动现金流净额为 -100.41亿元。这一鲜明反差提醒产业界：端侧AI存储需求确实在猛烈爆发，但存储周期上行与大规模晶圆备货带来的账面利润激增，并不天然等于企业现金流质量的同步改善。