系统能力的新维度
侯尚元将通过 CoWoS 与 Coupe 实现计算模块与光子引擎的集成定位为异构集成的潜在转折点。
他提醒道，尽管这一概念看似简单，但其技术复杂度极高。他表示，摩尔定律已实现在 800 平方毫米的芯片上集成约 1000 亿个晶体管，而未来的性能提升将越来越依赖 2.5D 和 3D 集成技术。共封装光学（Co-Packaged Optics）为系统能力增加了“新维度”。
Credit: Joseph Chen
CoWoS 持续演进
CoWoS 仍是台积电面向 AI 和高带宽计算的旗舰 2.5D 集成平台。该平台历经十余年演进，从最初的硅中介层设计（其尺寸在 2020 年达到极限）扩展到有机中介层和复合中介层变体。
复合变体 CoWoS-L 支持顶层芯片与中介层级的集成，从而提升系统整体性能。台积电（2330.TW）还正通过面板级 CoWoS 和晶圆级系统（System-on-Wafer）方案克服中介层尺寸限制。
Coupe 的技术突破
Coupe 代表了一项重大技术突破。侯尚元将其描述为基于台积电系统级集成芯片（SOIC）技术的 “光子 IC 上的电子 IC” 3D 堆叠结构。该平台同时支持光栅耦合器和边缘耦合器，目前的研发聚焦于光栅耦合器，以更好地适配供应链。
该设计包含多项创新：移除光子晶圆的硅衬底，采用穿片过孔（而非硅通孔）以减少高频损耗；集成背面反射器、硅透镜和抗反射涂层，以最大限度降低光学损耗。
Credit: Joseph Chen
这些创新带来了显著成果：从光子 IC 到 Coupe 的插入损耗未增加，整个路径的插入损耗保持在 1.2 dB，1 dB 带宽约为 25 纳米。
能效提升前景
Coupe 同时面向可插拔模块和共封装光学场景。共封装光学方案将光学引擎置于衬底或中介层上，其功耗可低至 2 皮焦 / 比特，远低于可插拔光学器件典型的约 10 皮焦 / 比特。
展望未来，侯尚元概述了带宽增长路径：这将取决于增加每个光输入 / 输出可承载的波长数量、缩短计算模块与 Coupe 的距离，以及增加光纤数量。
供应链协作至关重要
台积电制定了宏大的长期目标：将 CoWoS 与 Coupe 集成到单个封装中，同时扩大中介层尺寸、丰富 3D 芯片堆叠形式、提升光输入 / 输出能力。最终目标是实现更大带宽、更低延迟和更低的每比特能耗。
不过，侯尚元强调，成功需要全行业的努力。要实现共封装光学路线图，需要“供应链创新与协作”，尤其是在光学组装、高通量测试和最终封装良率方面。
*文章来源：
TSMC integrates CoWoS packaging with Coupe photonics for AI performance boost
芯启未来，智创生态
