2025年台湾半导体展：AMD力推面板级、3D及光学封装应对AI需求激增

图片来源：电子时报（DIGITIMES）

在 2025 年中国台湾半导体展（SEMICON Taiwan 2025）上，AMD 院士、负责公司外包半导体封装测试（OSAT）技术研发的 Daniel Ng，对半导体行业的下一个瓶颈 ——AI 规模化带来的能耗成本 —— 给出了明确判断。他警示，AI 模型参数呈指数级增长（据估算年增长率达 20 倍），正推动模块尺寸、功耗及 I/O 带宽朝着难以持续的水平发展。

Ng 认为，唯有先进封装技术能填补这一不断扩大的 “能耗缺口”。他将未来封装技术发展聚焦于两大核心方向：一是通过面板级封装实现经济性规模化，二是借助共封装光学（CPO）突破 I/O 性能限制。

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面板级封装：经济层面的必然选择

Ng 强调，面板级封装并非实验性技术，而是行业结构性变革方向。当前，像 MI300 这类 AI 加速器已逼近 300mm 晶圆的尺寸极限，而圆形晶圆的面积利用率对于日益增大的矩形模块而言愈发低效 —— 晶圆未利用面积越多，单位成本便会急剧上升；同时，传统球栅阵列（BGA）基板还存在翘曲与可靠性风险。

他表示，转向大型矩形面板后，有效利用面积与单面板产出量将大幅提升，既能重置成本曲线，又能支持更复杂的“系统级封装（system-on-a-package）” 设计，这对 AMD “每美元性能” 技术路线图至关重要。然而，挑战也十分艰巨：外包半导体封装测试（OSAT）合作伙伴需掌握全新设备、面板翘曲控制技术，以及在更大面积上实现重新布线层（redistribution layers）与芯片贴装的微米级精度控制。

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共封装光学：I/O 领域的突破性方案

Ng 还将共封装光学（CPO）从研究议题纳入技术路线图。随着千万亿次级封装的兴起，I/O 功耗已成为新的性能壁垒 —— 通过铜互连传输数据不仅消耗过高比例的能源，还面临物理引脚密度的限制。

通过将光学引擎直接集成到封装上，电 - 光转换可在距离计算芯片仅数毫米的范围内完成。这一设计能大幅降低 I/O 功耗预算，同时解锁数量级提升的带宽密度。Ng 展示的示意图清晰显示，未来封装中将嵌入光学 I/O，与计算芯粒及存储芯粒协同布局。

这种技术变革要求半导体与光学供应链深度融合：OSAT 厂商、光子学供应商及基板制造商需协同设计封装方案，将硅光子芯片、激光器与调制器嵌入其中；同时，由于光学组件将与 CPU、GPU 及高带宽内存（HBM）一同成为热源，各方还需解决全新的热管理挑战。

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超越芯片，迈向系统级设计

Ng 将上述技术进展置于 AMD 更广泛的封装演进框架中：从早期集成 HBM 的 2.5D 中介层技术，到芯粒解耦（chiplet disaggregation），再到采用台积电系统整合芯片（SoIC）技术的 3D 混合键合。他指出，下一阶段的核心是 “系统 - centric 设计”—— 基板将嵌入无源器件与电源管理 IC，散热方案向液冷升级，设计流程则实现芯片与封装的协同优化。

他的结论直截了当：AI 的规模化发展不能仅依赖硅芯片创新。下一代技术的经济性与物理可行性，取决于封装生态能否尽快实现面板级封装、光学封装及有源基板的产业化，以突破迫在眉睫的能耗上限。

原文标题：

SEMICON Taiwan 2025: AMD pushes panel-level, 3D, and optical packaging as AI demands soar

原文媒体：digitimes asia

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