SEMICON台湾技术论坛报告总结：AI时代半导体材料创新（六）3D结构下沉积互连材料创新与钼的应用前景

湾芯展期间的技术论坛涉及晶圆制造工艺、设备与材料、先进封装、化合物半导体，以及AI芯片和IC设计等技术热点和产业趋势，很多在SEMICON台湾论坛上演讲的厂商和嘉宾也会来湾芯展论坛做主题演讲分享。

沉积与互连：为何材料如今主导PPA

随着结构走向垂直且节距缩小，性能/功耗/面积（PPA）不再主要由沟道工程决定。如今两个杠杆占据主导：

1.在极高深宽比（AR）下实现保形、选择性薄膜形成，且具有最小的悬垂、接缝或空隙。

2.小厚度下导体叠层的电阻率和应力，包括衬垫/阻挡层的性能代价。

这将注意力转向原子层沉积（ALD）/选择性沉积（ASD）/低温化学气相沉积（CVD）、新的籽晶层和成核促进剂，以及那些在约20纳米以下关键尺寸（CDs）中其尺寸效应电阻率和晶粒生长能击败铜/钴/钨的金属。

案例研究——3D NAND：从钨到钼

钨ALD/CVD如何使高堆叠成为可能

NAND的垂直沟道和字线需要在极高深宽比的沟槽和狭缝中进行无空隙、无接缝的填充。纯CVD-W粗糙且非保形；因此业界采用了ALD起始的W叠层：

·硼表面饱和序列（"B浸泡 + WF₆"）：脉冲硼前驱体以钝化表面，然后注入WF₆进行交换，形成薄而平滑的W"起始"层。

·一旦形成连续薄膜，即转向高生产率的CVD-W。

随着深宽比增加，进一步的创新减轻了"再入"轮廓和悬垂：

·在特征结构入口处抑制剂控制的W生长抑制了唇缘形成，防止沟槽深处出现接缝/空隙，并保持垂直度。这套工具集使得数百对NAND层得以量产。

钨遇到瓶颈的地方

当今3D NAND中的水平字线提出了更严格的规格：

·低氟含量（靠近氧化物及可靠性担忧）。

·跨越高堆叠的低本征薄膜应力。

·随着堆叠层数增加，更低的线电阻。

直接比较下，ALD-W比CVD-W提供了更平滑的形态、更薄的保形薄膜和更低的应力——但W的电阻率下限和衬垫/阻挡层的开销限制了进一步收益。

为何钼是合理的继任者

对于纳米尺度导体，两个物理指标很重要：

·薄尺寸下的本征电阻率。

·电子平均自由程（λ）以及生长大晶粒以抑制晶界散射的能力。

钼在这两方面表现良好，并且可以集成很少或无需传统阻挡层，为导体本身夺回截面积。展示的结果包括：

·在相同厚度下，与W叠层相比电阻降低>50%，氟含量显著降低，且采用ALD/ASD路线沉积时应力降低一个数量级。

·晶粒尺寸工程：通过调控成核和热预算，可以将Mo薄膜驱动至非常大的晶粒，降低所有厚度下的电阻率；这一优势在约5纳米以下最为明显，在考虑衬垫/阻挡层后，Mo接近或击败Cu。

·实际上的"无阻挡层"：一层薄的Mo氧氮化物成核层可以原位还原为纯Mo，产生全Mo叠层，其均匀性适用于字线和窄互连。

对NAND的结论： Mo能够实现更低电阻、更低应力和氟含量的字线，这对于600-1000层器件来说是一个引人注目的方案——而这正是W失去提升空间的地方。 

超越NAND：钼在逻辑和DRAM中的应用场景

相同的材料物理特性也适用于逻辑和DRAM：

·前端/接触孔：选择性、大晶粒的Mo栅极、接触孔和通孔插塞可在不付出阻挡层代价的情况下降低接触电阻，随着金属节距压缩至约16纳米，这一点颇具吸引力。

·后端：在Cu上进行预填充和选择性Mo沉积，可以在精细节距下实现低电阻互连，而这些节距下Cu需要越来越厚的衬垫/覆盖层。

·DRAM：传统后端工序（BEOL）和下一代3D-DRAM（让人联想到3D NAND的水平字线）可以重用Mo的相关知识：ALD成核、轻阻挡层叠层、应力控制。

关键的支撑基础设施是用于快速脉冲和高吞吐量ALD/ASD的反应器设计，并配以精细的热/机械预算以保持晶粒尺寸而不会产生脆化或空隙。 

集成指南：如何使新金属具备可制造性

最有说服力的环节并非孤立地讨论材料；它们描述了模块级的集成：

·沉积→ 化学机械抛光（CMP） → 清洗 → 选择性刻蚀 → 下游热循环被作为一个耦合系统来处理。

·电化学分析（塔菲尔图、EIS）为W或Mo的腐蚀抑制剂和CMP后清洗提供依据，防止电化学腐蚀并保持线边缘完整性。

·选择性沉积建模通过反应路径能量对前驱体和表面进行排序，预测薄膜将在何处（或不会）成核；关于钌的早期工作展示了可转移至Mo和衬垫的方法论。

·虚拟工程和增材制造如今塑造了实现这些化学过程的硬件——气体分布系统、热交换器、过滤器——将数百个传统部件压缩成单个打印件，并使用仿生流道来提高均匀性。

这正是设备制造商、材料供应商和晶圆厂必须共同开发的地方——因为电阻、应力、污染和良率是共同的结果。

"3D无处不在"对供应链意味着什么

本次讨论得出三个结构性事实：

1.沉积强度上升。随着深宽比和堆叠层数增长，ALD/ASD步骤增多，价值转向能够以高生产率提供保形、选择性、低温薄膜的供应商。

2.在小CDs下，衬垫/阻挡层会稀释价值。能够消除或减薄衬垫的材料——首先是Mo——在物理和经济上均胜出。

3.可靠性和污染控制成为成败关键。具有低氢/氟含量、稳定钝化和稳健清洗化学的薄膜可延长高耸堆叠器件的寿命。 

功率、封装和互连墙

虽然本文聚焦于前端/后端材料，但它与先进封装直接相关：

·多芯片封装中的高电流、低电压轨会放大I²R损耗。垂直供电（例如，嵌入式集成电压调节器、铜柱、玻璃基板）缩短了路径长度，但最终受限于导体电阻率和热应力——这又是一个材料问题。

·向光学I/O的迁移不会使金属过时；它将瓶颈上移至本地电网和密集的封装内布线，在那里，Mo级导体和低k介电质可以开辟裕量。 

可靠性与可制造性：晶圆厂的要求

采用将遵循工艺标准（POR）和JEDEC级可靠性的规范：

·热/湿存储、温度循环、BHAST和焊料回流现在对于金属化电介质和玻璃基板已是常规要求；新的导体叠层也将需要类似的严格性。

·跨越高堆叠的应力预算必须进行晶圆对晶圆和批次对批次的验证；如ALD-Mo与CVD-W对比报告所示，薄膜应力比传统叠层低两个数量级并非锦上添花——而是良率保险。

·附着力（>4 N/cm的目标）、无空隙填充和均匀的CMP去除率是关键指标，必须在不同图案密度和工具集上得到验证，而不仅仅是在实验样片上。 

钼之后可能是什么？

Mo不太可能只是一个短暂的过渡点。轻阻挡层集成、晶粒工程和有利的尺寸效应物理特性的结合，预示着它在NAND、逻辑接触孔和BEOL中将有很长的应用期。研究方向包括：

·具有特殊电子结构的半金属和磷化物/氮化物，目标是实现更低的薄膜电阻率。

·将Mo与为抗电迁移和耐腐蚀性定制的超薄衬垫/覆盖层配对的混合叠层。

·能够缩小热预算并保护脆弱周围介电质的选择性、低损伤工艺。

但会议传达的务实信息是，Mo目前已经足够成熟且足够有用，值得进行严肃的平台化开发。

更广泛的生态系统说明：密封、弹性体与韧性

最后一个线索——来自后来关于NFS FFKM（全氟弹性体）密封的演讲——强化了材料的重要性远不止于金属这一主题。先进的耐等离子体和化学品的弹性体提高了在严苛湿法和干法工艺设备中的正常运行时间，通过更少的泄漏、更长的维护间隔和更低的耗材浪费来支持性能和可持续性。在设备可用性紧张和全球供应风险的时代，这些"小"材料决策累积成工厂级的韧性。

45年来，平面晶体管定义了进步。未来20年将由材料驱动的3D来定义——从器件到存储再到封装。穿越互连墙的最快途径不再是巧妙的布线；而是化学、晶粒尺寸和以埃测量的阻挡层。在那个世界里，钼不仅仅是一种新金属——它是一种战略

原文媒体：Semi Vision

原文链接：tspasemiconductor.substack.com

芯启未来，智创生态

湾芯展2025与您相约！