来源：内容来自半导体芯闻综合。
据韩国媒体EBN援引业内消息人士称，美光正在评估两种潜在的路线图路径。一种遵循传统顺序，从当前的第七代（1d）10纳米工艺推进到第八代（1e），约为10.1纳米。另一种更具雄心的方案则完全跳过1e阶段，直接转向真正的9纳米DRAM世代。
在DRAM制造中，更窄的线宽可实现更高的密度和性能。10纳米级工艺经历了多代演进——1x、1y、1z、1a、1b和1c——每一代都实现了更精细的缩放。目前最新商用节点1c的线宽约为11.2纳米。
一位业内消息人士指出，关键变量在于美光能够在多大程度上缩小其1d节点的线宽。如果1d线宽仍维持在约10.9纳米，美光可能需要在进一步降低之前推出10.1纳米的1e工艺；但如果1d能够缩小到约10.2纳米，美光就有可能跳过1e节点，直接进入9纳米级别，这将是一次具有重大意义的技术飞跃。
据报道，三星计划从其1d节点直接过渡到9纳米（0a）DRAM工艺，而SK海力士预计也将采取类似的快速推进策略。随着两家韩国竞争对手加快9纳米开发步伐，美光正在调整其路线图以保持竞争力。
尽管3D DRAM被广泛认为是存储架构的下一个突破，但在2033年或2034年之前实现量产的可能性不大。最初的目标是在1c-1d时代开始扩展，实现24至36层堆叠，但由于6F²平面单元设计持续取得进展，这一时间表被推迟。
专家估计，一旦3D DRAM变得可行，至少需要90至100层堆叠才能实现商业价值。目前，三星、SK海力士和美光的原型仅限于16至24层。
为弥合这一差距，芯片制造商计划在未来三到四代中使用4F²设计作为过渡解决方案，然后再全面转向3D DRAM。在半导体术语中，“F”表示最小特征尺寸——F值越小，密度和性能越高。3D DRAM在这一概念上进一步发展，通过垂直堆叠单元来扩展容量，而无需增加芯片面积。
三星、SK海力士和美光都在4F²和3D DRAM研发上进行大量投资。然而，由于技术壁垒高、制造成本昂贵，转型将是一个渐进的过程。分析人士预计，这种混合路线图将在2030年代初期塑造DRAM市场，因为业界在性能和可制造性之间寻找平衡。
美光投资1000亿美元建设晶圆厂
美光的技术推进与其在美国的大规模扩张计划相一致，旨在加强国内半导体生产。根据ZDNet Korea的报道，纽约州最近批准了一条长3.2公里、345千伏的地下电力线路，将克莱（Clay）变电站与美光正在奥农达加县（Onondaga County）建设的新大型晶圆厂相连。
这项1000亿美元的项目是纽约州历史上最大的私人投资，被认为是美国新兴“半导体带”的支柱之一。州长凯西·霍楚尔（Kathy Hochul）称此次批准为“决定性的一步”，将改变纽约中部的工业基础。美光预计，该工厂在未来20年内将创造超过5万个工作岗位，其中约9000个为直接岗位，并最终占据美国半导体产量的约25%。
此次电力线路的批准标志着施工的第一阶段，延续了美光与纽约州在2022年达成的战略投资协议。该晶圆厂的未来产能被设计为支持包括9纳米在内的下一代DRAM节点，为美光提供与美国供应链韧性目标相一致的安全本土生产基地。
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