

50余年来,在看似不可撼动的摩尔定律的推动下,工程师实现了每两年将单位面积内可以容纳的晶体管数量翻倍的目标。但在行业追求逻辑密度的进程中,热量这个棘手的问题日益凸显。
在当今的中央处理器和图形处理单元等片上系统(SoC)中,温度会影响性能、功耗和能效。长期过热会造成处理器中的关键信号传输变慢,导致芯片性能永久性衰退,同时还会加剧晶体管的漏电流,造成电力浪费。反过来,功耗上升又迫使芯片执行相同任务时消耗更多的能量,进一步降低了能效。
问题的根源在于“登纳德缩放定律”的终结。该定律指出,晶体管线性尺寸缩小时,电压应降低,使得单位面积的总功耗保持恒定。然而登纳德缩放定律已在2005年左右终结,当时如果不牺牲晶体管功能的完整性,任何进一步降低电压的操作都不可行。因此,在逻辑电路的密度继续提高的同时,功率密度也在同步攀升,热量便作为副产品不断累积。
随着芯片体积日益变小、功能日渐强大,高效散热将成为维持其性能和使用寿命的关键。为了确保散热效率,我们需要一种工具来预测新型半导体技术(晶体管、互连技术和逻辑单元的制造工艺)对热量的产生和散发方式有何影响。笔者与比利时微电子研究中心(Imec)的同事们共同开发了一套解决方案。我们的仿真框架采用了行业标准和开源电子设计自动化(EDA)工具,并结合了自主研发的工具套件,可快速探索半导体技术与使用该技术构建的系统架构之间的交互影响。
目前得出的结论毋庸置疑:随着每个新技术节点的推进,热管理挑战正持续加剧。我们必须探索新的解决方案,包括芯片和系统的创新设计方法,如果新方法还能够应对散热问题的话。
在过去,片上系统依靠附着在封装外壳上的散热片配合风冷降温。一些数据中心已开始改用液体冷却方案,因为液体吸收的热量比气体更多。如今,英伟达新的人工智能图形处理单元的功耗据称已达1000瓦,对这类最新一代高性能芯片而言,液体冷却剂(通常是水或水基混合物)也许尚可以应对。但面对未来更精密、更小节点技术的芯片,无论是风扇还是液体冷却剂都将力不从心。

以纳米片晶体管和互补式场效应晶体管(CFET)为例。主流芯片制造商已开始转向纳米片器件,用水平堆叠的半导体薄片代替现行鳍式场效应晶体管中的鳍状结构。而互补式场效应晶体管则将这种架构推向了极致,垂直堆叠了更多薄片并将它们分割成两个器件,在大约一个晶体管的占位面积内容纳了两个晶体管。专家预计,半导体行业将在21世纪30年代引入互补式场效应晶体管技术。

我们研究了即将推出的名为A10(指10埃,即1纳米节点)的纳米片技术以及互补式场效应晶体管技术的A5版本。比利时微电子研究中心预测,A5会在A10问世两代之后亮相。我们测试设计的模拟结果表明,A5节点的功率密度比A10节点高12%至15%。在工作电压相同的情况下,这种功率密度的提升预计将导致温度升高9℃。

9℃看起来不高,但在容纳数十万甚至数百万芯片的数据中心,这一微小的温差可能成为稳定运行与热失控的分水岭。热失控是一种可怕的反馈循环,温度升高会导致漏电功率增加,从而推升温度,周而复始,直至安全机制强制关闭硬件以避免永久损伤。
研究人员正在探索基础液冷和风冷的先进替代方案,以便帮助缓解这种极端高温问题。例如,微流体冷却技术使用了蚀刻在芯片内部的微小管道,可在设备内部循环冷却液。其他方案包括喷射冲击冷却(将高速气体或液体直接喷射至芯片表面)以及浸没式冷却(将整块印刷电路板浸入冷却液槽)。
不过,即便应用了这些新技术,单纯依赖冷却系统处理余热仍不现实。移动设备尤其如此,因为它们受到了尺寸、重量、电池续航和不能烫伤用户等要求的限制。同时,数据中心则面临另一种制约,冷却系统属于建筑级别的基础设施,如果芯片的每次更新换代都要改造散热方案,成本将极为高昂并且会大面积中断服务。
幸运的是,冷却技术并非防止芯片过热的唯一手段。有很多系统级解决方案可以动态适应变化的热条件,从而控制温度。
一种方法是在芯片周围布置热传感器。传感器检测到温度异常上升时,会发出信号来降低工作电压和频率,从而减少功耗、抑制升温。这种方案虽然能解决热问题,但也可能明显影响芯片性能。例如,在高温环境下,芯片可能始终表现不佳,就像将智能手机遗忘在阳光下一样。
另一种方法名为“热力冲刺”(thermal sprinting),对多核数据中心中央处理器尤为适用。该技术的原理是让一个内核持续运行直至过热,随后将运算任务转移至第二个内核,此时第一个内核便可冷却。这种方案虽然能最大化单线程的性能,但在运行必须由多个内核协同处理的长任务时可能引发延迟。热力冲刺还会降低芯片的整体吞吐量,因为总有一部分内核需要冷却而无法使用。
由此可见,系统级解决方案需要谨慎地平衡散热与性能。为了有效实施这些方案,片上系统设计者必须全面了解芯片的功率分布情况和热点区域,精准确定应在何处布置传感器、何时触发电压和频率降低,以及芯片各部分冷却需要多长时间。然而,即使是最顶尖的芯片设计师也亟需更具创意的热管理思路。
在晶圆背面开发新功能是一个前景广阔的研究方向。虽然该策略主要致力于提升供电效率和计算性能,但或许也有助于解决一些热量问题。
比利时微电子研究中心预测了多项晶圆背面技术,这些技术可让芯片在低压下运行,从而减少产生的热量。技术路线图中的第一项技术称为背面供电网络(BSPDN),顾名思义,该技术将供电线路从芯片正面转移至背面。所有先进的互补金属氧化物半导体代工厂均计划在2026年底前采用该技术。早期测试表明,通过拉近供电单元与晶体管的距离,该技术可有效降低电阻。电阻减小意味着电压损失减少,因此芯片能在更低的输入电压下运行。电压降低会造成功率密度下降,从而降低温度。
在背面供电网络之后,制造商可能会在晶圆背面集成高容量电容器。印刷电路板和芯片封装中的电感所引发的大幅电压波动对高性能片上系统尤为不利。背面电容器或许有助于解决这一问题,它们与晶体管的距离更近,可更快地吸收电压峰值和波动。与单独使用背面供电网络时相比,这种排布方式使芯片能在更低的电压下运行,因而温度也更低。

最终,芯片制造商将推出背面集成电压调节器(IVR)电路。该技术旨在通过更精细的电压调控进一步降低芯片的电压需求。以智能手机的片上系统为例,它们通常搭载8个以上的计算内核,但芯片上已没有空间来为每个内核配置单独的电压调节器。现有方案通常用一个芯片外部调节器同时管理4个内核的电压,无论这4个内核的实际运算负载是否相同;而集成电压调节器则通过专门的电路对每个内核实施独立管理,从而提升能效,将其置于晶圆背面还可节省宝贵的正面空间。
背面供电技术对热管理的影响目前尚不明确,需通过演示与模拟来厘清其效应。新技术常会提高功率密度,芯片设计师必须考量其热效应。例如,在布置背面集成电压调节器时,哪一种分布方式更有利于热管理,是均匀分布,还是集中布置在内核和缓存区等特定区域?
我们最新的研究发现,背面供电技术在解决原有散热问题的同时,可能会引发新的散热问题。原因在于实现背面供电网络后,硅材料层将会变得非常薄。在正面设计中,硅基底的厚度可达750微米。硅的导热性良好,因此这种相对较厚的硅层可以在晶体管中横向传导热量,有助于控制热点。而采用背面供电技术,则需要将硅基底减薄至约1微米,以便从背面接触晶体管。夹在两层导线与绝缘体之间的超薄硅片无法有效地将热量传导至四周。因此,异常活跃的晶体管所产生的热量被困在局部区域并向散热器方向聚集,反而会加剧热点问题。

我们对80核处理器片上系统的模拟显示,背面供电网络可能会导致热点的温度升高多达14℃。虽然提高背面金属层的密度等设计和工艺上的调整可以有所缓解,但我们仍需更多的优化策略才能彻底规避这个问题。

背面供电网络是比利时微电子研究中心提出的名为互补金属氧化物半导体2.0的硅逻辑技术新范式的重要组成部分。新的技术时代还将涌现先进的晶体管架构和专用逻辑层。虽然这些技术的主要目标是优化芯片性能和提高能效,但或许也能带来热管理优势,例如改进散热技术等。
在当今的互补金属氧化物半导体芯片中,远处和近处的组件均由一个晶体管驱动,导致能效低下。如果有两个驱动层,会是什么结果?一个驱动层专门负责长线传输并通过专用晶体管缓冲这些连接,另一层仅处理10微米以内的短程连接。由于第二层的晶体管针对短连接进行了优化,可在更低的电压下运行,因此可降低功率密度。然而,具体的降幅仍有待验证。
可以肯定的是,解决行业热难题需要跨学科协作。无论是热界面材料、晶体管设计、系统控制方案、封装技术还是冷却系统,任何单一技术都无法解决未来芯片的热挑战。我们必须整合所有学科,借助先进的模拟工具和分析方法,科学规划各项技术的应用比例和推进时序。尽管互补金属氧化物半导体2.0技术(特别是背面功能化和专用逻辑层)的热管理前景十分可观,我们仍需验证其初期预测并审慎评估其影响。以背面技术为例,我们必须精确了解它对产热和散热的影响,以及这些改变是否会在解决旧问题的同时引发更多新问题。

芯片设计师也许很容易被新兴半导体技术吸引,希望通过后期软件方案解决无法预见的热问题。这种想法或许正确,但仅限于某种程度。过度依赖软件解决方案可能对芯片性能产生负面影响,因为这类解决方案实际上并不精确。例如,为了消除一个热点,可能不得不降低大片区域的性能,而这些区域原本并不会过热。因此,协同优化片上系统设计与制造片上系统所采用的半导体技术势在必行。
值得欣慰的是,更多电子设计自动化产品正在增加有关先进热分析的功能,包括在芯片设计的早期阶段。专家们也呼吁采用名为“系统技术协同优化”(STCO)的芯片开发新方法。系统技术协同优化旨在打破系统架构、物理设计和工艺技术间固有的壁垒,实现全局优化。各领域的资深人士应突破各自的舒适区,与芯片工程领域的其他专家协作。虽然目前并不知道要如何完美解决行业日趋严峻的热挑战,但我们坚信,借助恰当的工具和协同创新,这一难题终将得以攻克。
作者:James Myer

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