近日，三星电子实现了业界首款 42 纳米 (nm) 级 3D 堆叠晶体管，这是世界上最小的晶体管。
三星电子半导体研究所逻辑技术开发团队于 17 日宣布，在最近于美国举行的VLSI 2026上展示了其在实现栅极间距为 42nm 的 3D 堆叠场效应晶体管（3D 堆叠 FET）方面取得的成果。
据三星透露，这项工作在2026年超大规模集成电路（VLSI）研讨会论文评审过程中获得了8.29分（满分10分）的优异成绩，在1000多篇投稿论文中名列前茅，并荣获最佳论文奖。它还被选为2026年VLSI技术亮点之一。
论文显示，这项研究的关键在于通过垂直堆叠晶体管来提高集成密度，而此前晶体管是放置在平面上的。虽然现有的逻辑半导体通过减小晶体管之间的间距提高了性能，但其局限性在于，当器件之间的绝缘层过薄时，会产生电干扰。
三星电子通过采用上下晶体管堆叠结构，实现了在同一面积内集成更多器件。该公司解释说，摆脱了水平绝缘膜厚度的限制，理论上可以将集成密度提高一倍。
尤其值得一提的是，它实现了42nm的栅极间距，比业界最小的48nm纪录还要精细。上下晶体管的纳米片沟道也分别堆叠成三层（3/3层），并且首次在全球范围内应用了RBC（RX Bounded Contact，接收端边界接触）结构，将上下器件垂直直接连接起来。
RBC工艺极其复杂，需要蚀刻出比传统旁路连接方法更深更窄的空间，并用金属填充。经过多次工艺改进，研究团队最终成功实现了这项技术。
这项研究的意义在于，它将之前在 V-NAND 和高带宽存储器 (HBM) 中使用的垂直堆叠概念应用于逻辑半导体。
在人工智能服务器和高性能计算 (HPC) 对半导体计算需求激增的情况下，该技术被认为可以显著提高单位面积的性能。
三星电子半导体研究所高级研究员黄东勋表示：“采用垂直堆叠结构，可以在相同面积内容纳两倍的晶体管数量。我们可以预期功率效率将提高2倍，性能提升高达100%。”
从 GAA 到 3D 堆叠式FET
晶体管架构不断发展演进——从平面晶体管到鳍式场效应晶体管（FinFET），再到后来的环栅（GAA）结构——每一代都提高了对电流控制的精确度。然而，要进一步缩小逻辑器件的尺寸，仅仅提高单个晶体管的控制精度是不够的。同样重要的是，要确定如何更有效地排列n型和p型晶体管。
应对这一挑战的一个很有前景的方案是3D堆叠式场效应晶体管（3D Stacked FET）。在传统设计中，n型和p型晶体管并排排列在平面上。相比之下，3D堆叠式场效应晶体管将这两个晶体管垂直堆叠。这种方法能够在相同的封装尺寸内集成更多晶体管，为推进下一代逻辑器件的尺寸缩小开辟了一条新途径。
在传统的逻辑电路中，n型晶体管和p型晶体管并排排列在同一平面上。这种架构已成功应用数十年，并在实现当今高性能半导体器件方面发挥了关键作用。然而，随着对更高晶体管密度的需求不断增长，这种平面排列方式正面临日益严峻的挑战。
城市是一个很好的类比。当可用土地变得稀缺时，城市规划者最初会缩小建筑物之间的间距，更有效地利用道路和开放空间。然而，最终，进一步的水平扩张将变得不切实际。此时，解决方案就是向上发展。高层建筑通过利用垂直空间，在同一块土地上创造出更多可用空间。
逻辑器件也面临着类似的挑战。将n型和p型晶体管并排排列只能达到一定的密度。通过垂直堆叠，可以在相同的芯片面积内容纳更多的晶体管。
换句话说，3D堆叠式FET将晶体管的放置从二维平面扩展到了垂直维度。
GAA架构天然支持向三维集成的过渡。由于GAA器件采用可多层构建的纳米片沟道，因此为垂直堆叠和控制沟道提供了技术基础。从这个意义上讲，3D堆叠FET并非与GAA截然不同的技术方向；相反，它们可以被视为GAA平台向三维延伸的下一个演进阶段。
乍一看，3D堆叠式场效应晶体管的概念似乎很简单。看起来解决方案似乎就是将晶体管逐层堆叠起来。然而，实际上，实现这种结构需要克服几个重大的技术挑战。
主要面临三大挑战：
首先，必须确保有足够的电流传导路径。
其次，必须均匀形成多个通道层，并具有较高的结晶质量。
第三，上下晶体管必须彼此电气隔离。
本研究针对上述每一项挑战都提出了技术解决方案。
沟道是晶体管中电流流动的路径。如果沟道宽度不足，晶体管在导通时可能无法提供所需的驱动电流，从而限制器件性能。
三维堆叠式场效应晶体管在缩小晶体管尺寸方面具有显著优势。然而，在缩小面积的同时，它也必须保持足够的载流能力。
这项工作的关键成果之一是在n型和p型晶体管中实现了三层堆叠纳米片沟道的垂直集成。通过堆叠多个纳米片沟道，即使在高度紧凑的器件尺寸内也能保持有效的沟道宽度。
这表明，3D堆叠式FET不仅可以提供更高的密度，而且可以在垂直集成架构中提供足够的电流驱动能力。
沟道宽度本身并不能决定晶体管的性能。即使是较宽的电流路径，如果存在缺陷或结构不规则，也会导致其电气性能下降。
在多层纳米片结构中，沟道质量变得更加关键。层间厚度、形状或晶体质量的微小变化都可能导致电流不均匀，最终影响器件的性能和稳定性。
这种情况类似于高速公路。即使道路很宽，如果路面不平整或车道宽度在不同路段之间差异很大，交通也无法顺畅通行。
同样的原理也适用于晶体管沟道。均匀的沟道尺寸和高晶体质量对于稳定的电流传输至关重要。
在GAA器件中，纳米片通道是通过生长薄的硅基晶体层形成的。本研究对纳米片外延生长工艺进行了精确优化，从而在多层堆叠结构中实现了高度均匀且无缺陷的纳米片通道。
这项成就不仅仅是简单地堆叠沟道。它展示了在整个结构中保持沟道质量一致性的能力，为未来3D堆叠FET技术的性能和均匀性奠定了关键基础。
3D堆叠式FET的另一项关键技术是能够清晰地分离上层晶体管和下层晶体管。
公寓楼是一个很好的类比。虽然所有住户都住在同一栋楼里，但每层楼之间都有天花板和地板隔开，减少了住户之间的干扰。如果没有这种隔断，噪音和干扰很容易在楼层间传播。
同样的原理也适用于3D堆叠式场效应晶体管（FET）。由于上下晶体管彼此距离非常近，因此需要专门的隔离结构来防止不必要的电相互作用。中间介质隔离层（MDI）正是起到这种作用。
MDI 不仅仅是一个简单的绝缘层。它作为关键边界，分隔了上下晶体管，并为形成每个器件的栅极堆叠结构提供了结构参考。
N型和p型晶体管需要不同的电学特性，因此需要不同的栅极材料。在传统的平面布局中，这些器件在制造过程中可以横向分离。然而，在垂直堆叠结构中，这两个器件上下排列，因此精确控制MDI的位置和厚度至关重要。
如果MDI层太薄或位置不当，上下晶体管之间可能会发生电耦合。相反，如果该层太厚或不均匀，则可能会使每个晶体管所需的栅极结构的形成变得复杂。
因此，MDI 的重要性不亚于堆叠技术本身。在 3D 堆叠式 FET 中，成功不仅取决于器件堆叠的能力，还取决于精确分离器件的能力。
这项工作的一项特别重要的成果是展示了栅极间距仅为 42 nm 的 3D 堆叠式场效应晶体管。栅极间距是指相邻栅极之间的距离，减小该距离可以提高晶体管密度。
然而，随着栅极间距的缩小，制造难度也越来越大。沟道、栅极、源/漏区、隔离层和接触结构都必须在非常有限的空间内以极高的精度形成。
对于3D堆叠式场效应晶体管而言，挑战更大。除了传统的平面尺寸缩放之外，这些器件还需要精确的垂直堆叠和晶体管隔离。
因此，展示42纳米栅间距的3D堆叠式场效应晶体管不仅仅意味着引入了一种新的晶体管架构。它还证明了3D堆叠式场效应晶体管正在发展成为下一代逻辑器件的实用技术途径。
归根结底，晶体管的主要作用是控制电流。关断时，漏电流必须保持在最小水平。导通时，必须有足够的电流来支持电路工作。同样重要的是，这些特性必须在同一晶圆上的多个器件上保持一致。
在这项研究中，研究人员展示了 42 nm 栅距 3D 堆叠 FET 中 n 型和 p 型晶体管的电流控制特性。
此外，研究团队还通过比较晶圆上多个器件的电学特性来评估器件的均匀性。均匀性是半导体制造的关键要求，因为实际芯片生产依赖于数百万甚至数十亿个晶体管表现出一致的性能。
GAA代表了晶体管架构的一项重大创新，实现了对沟道更优异的静电控制。3D堆叠式FET在此基础上，将GAA概念扩展到了垂直维度。
逻辑技术如今面临的挑战已不再局限于缩小单个晶体管的尺寸。工程师们还必须解决如何更高效地排列n型和p型晶体管、如何形成高度均匀的多沟道层以及如何精确地隔离垂直堆叠的器件等问题。
通过展示 42 nm 栅极间距、三层堆叠纳米片沟道、先进的外延生长工艺、中间介质隔离 (MDI) 以及经过验证的电性能，这项工作突出了 3D 堆叠 FET 作为未来逻辑技术关键使能技术的技术潜力。
逻辑半导体的未来不再局限于二维平面。创新的舞台正在扩展到三维空间。
附：三星VLSI 2026文章翻译
本文首先介绍了栅极间距为 42 nm 的三维堆叠场效应晶体管 (3DSFET) 的工业化生产技术，以及分别用于 n 型和 p 型场效应晶体管的三层堆叠纳米片沟道。本文全面概述了 3DSFET 工业化生产所需的关键技术。
值得注意的进展包括：一种能够抑制沟道缺陷密度的外延生长工艺，以及采用三种不同锗含量的外延层来精确形成中间介质隔离层 (MDI)。在这些关键技术成功实现之后，我们评估了器件的电学特性，并探讨了其在未来逻辑应用中的前景。
为了在逻辑应用中实现更高的性能和密度，CMOS 技术持续快速发展。继鳍式结构时代之后，环栅 (GAA) 架构应运而生。GAA 架构因其相比鳍式架构具有更优异的电性能和晶体管密度而被广泛认可，这促使半导体行业开发基于 GAAFET 的高性能芯片。为了实现超越 GAA 架构的新范式，业界正在研究采用堆叠式 GAA 架构的下一代晶体管，即三维堆叠场效应晶体管 (3DSFET)。然而，以往的研究表明，3DSFET 的栅极间距相对较宽，且采用单沟道或双沟道堆叠，这限制了其可行性。
此外，3D 堆叠器件架构通过实现 n 型 FET 相对于 p 型 FET 的单片集成，并最大限度地提高晶体管密度，从而显著缩小芯片尺寸并降低功耗。这种方法允许在不影响器件性能的前提下缩小后端工艺 (BEOL) 电容。为了充分发挥这些优势，必须大幅缩小栅极间距以最小化面积并提高晶体管密度。因此，我们首次报道了栅极间距为 42 nm 的 3DSFET 的集成，证明了极致面积缩小的可行性，并突出了先进工艺技术所面临的挑战。
图 1 展示了 3DSFET 实际生产所需的关键技术，包括用于沟道生长的高质量外延、中间介质隔离 (MDI) 和背面供电网络 (BSPDN)。其中，BSPDN 技术因其在功率效率和设计灵活性方面的优势而得到了深入研究。为了实现具有保证电性能的 3DSFET 的商业化，有效沟道宽度必须足够大。以往的研究采用了单层或双层堆叠沟道，其累积宽度不足以在商业产品中提供所需的驱动电流。在3DSFET架构中，必须确保采用能够跨多个堆叠层生成高质量沟道的外延生长工艺，从而保证充足的驱动电流和均匀的性能，如图2(a)所示。此外，用于垂直栅极图案化的MDI结构是关键的使能技术，它能够分别为n型和p型FET应用合适的栅极偶极子和金属。实现垂直栅极图案化还需要仔细考虑MDI厚度的垂直蚀刻裕度，如图2(b)所示。
在这项工作中，我们首先展示了栅极间距为42 nm的3DSFET，其在同一晶圆上同时实现了n型和p型FET的三层堆叠纳米片沟道，并充分考虑了实际生产需求。这项工作符合当前最先进的工业节点扩展路线图。为了实现对n型和p型场效应晶体管栅极偶极矩和功函数金属的独立调控，我们引入了三个外延层，在顶层和底层栅极区域之间形成金属-绝缘体界面（MDI）。最后，我们展示了栅极间距为42 nm时的电学特性，其中上述技术已全面集成到3DSFET平台中。
A. 器件制备
图 3 展示了具有三层堆叠纳米片沟道的 n 型和 p 型 FET 的 3DSFET 的制备工艺流程。为了获得高质量的沟道层，我们引入了一种新型的外延生长技术。图 4 对比了工艺优化前后的外延层状态。优化前的表面呈现雾状，而优化后的表面则洁净无缺陷。如图 4(a) 和 (b) 所示，XRD RSM 分析也显示出相应的改进。图 4(c) 显示，采用新型外延生长技术可以减少交叉影线缺陷。在完成 3DSFET 晶圆制备后，形成浅沟槽隔离层 (STI) 以隔离器件。在形成虚拟栅极后，形成金属-金属-绝缘体隔离层 (MDI)。
图 5(a) 显示了足够厚的 MDI 的扫描透射电子显微镜 (STEM) 图像，该 MDI 能够容纳垂直栅极图案化所需的刻蚀裕量，并实现 n 型和 p 型 FET 的栅极偶极子和金属的集成。图 5(b) 展示了通过在 MDI 层中间形成硬掩模实现的垂直栅极图案化。
图 6(a) 和 (b) 分别提供了栅极功函数金属的 TEM 图像和相应的 EDX 分析结果，证明了 n 型和 p 型 FET 材料的选择是合适的。足够厚的 MDI 层表明了垂直栅极图案化的可行性。在完成源漏极形成和 RMG 工艺以控制 3DSFET 的公共栅极后，最终采用 MOL 工艺实现了器件的制备。
B. 电学特性表征
图 7 展示了栅极间距为 42 nm 的 n 型 FET 的 3DSFET 器件，以及 n 型和 p 型 FET 的三层堆叠纳米片沟道。
图 8(a) 展示了图 7 所示器件的转移特性曲线。图 8(b) 展示了 3DSFET 的转移曲线，表明其具有共源/漏极接触，亚阈值摆幅 (SS) 陡峭，n 型和 p 型 FET 的 SS 分别为 75 mV/dec 和 73 mV/dec，且具有超过 10⁷ 的高开关比。这些结果表明，通过栅堆叠结构设计可以进一步改善 SS。需要注意的是，本工作中表征的 3DSFET 尚未针对阈值电压 (VT) 进行优化。
图 9 和图 10 展示了 3DSFET 的电学特性，特别是 n 型和 p 型 FET 的 Ioff 与 IDsat 和 VTlin 的关系。尽管这是首次在 42 nm 栅极间距下展示 3DSFET，但对于同一晶圆上的 n 型和 p 型 FET，IDsat、Ioff 和 VTlin 均实现了极佳的均匀性。然而，我们仍需对 3DSFET 进行进一步优化。数据显示，与 p 型 FET 相比，n 型 FET 的 Ioff 随 IDsat 和 VTlin 的变化更大。这种现象很可能是由于源/漏区外延生长不完全导致的漏电路径造成的，这表明需要更先进的外延技术来实现纳米片沟道侧壁的高质量生长和融合。
另一方面，p-FET 的 IDsat 和 VTlin 的变化比 n-FET 更大。这是因为 n-FET 中围绕纳米片沟道的内栅长度均匀，而 p-FET 的内栅长度从上到下逐渐增加。因此，为了确保底层器件中 IDsat 和 VTlin 的均匀性，底部源漏区的蚀刻工艺必须实现近乎完美的垂直度，尤其是在高度堆叠的纳米片结构中。表 I 将所制备的 3DSFET 的性能与其他公司和研究机构的最新成果进行了比较。
我们的工作展示了栅极间距为 42 nm 的尖端 3DSFET 技术以及三层堆叠的纳米片沟道，实现了具有竞争力的电性能，从而凸显了其在下一代逻辑器件中的应用潜力。
我们首次展示了栅极间距为 42 nm 的 3DSFET，这是迄今为止所展示的最小间距，同时还展示了用于 n 型和 p 型 FET 的三层堆叠纳米片沟道。为了实现 3DSFET 的实际应用，我们开发了一种新型外延生长技术，该技术专为多层堆叠纳米片沟道而设计，并采用了一种厚度足以区分顶层和底层器件的 MDI 结构。我们的结果表明，该器件具有高开关比和低关断电流，凸显了这种架构在突破尺寸缩放极限、引领下一代半导体技术发展方面的潜力。
