三星电子已将存储半导体领域行之有效的垂直堆叠技术拓展至逻辑（系统）半导体领域。通过颠覆空间范式的创新结构，三星电子直接克服了以往在提升水平集成密度方面遇到的难题。
三星电子半导体研究院的逻辑技术研发团队近日在最负盛名的半导体会议——“2026 VLSI研讨会”上宣布，他们已在全球范围内首次实现了42纳米（nm）级的3D堆叠场效应晶体管（FET）结构。该研究成果荣获“最佳论文”奖，在提交给本次会议的1000多篇论文中脱颖而出，获得最高评价。
逻辑半导体市场（用于处理CPU和GPU等计算和控制）面临的最大挑战是如何最大限度地提高单位面积内的晶体管数量。这是因为器件的封装密度越高，性能就越好。
然而，在水平（二维）结构中，随着器件间距的缩小，分隔它们的绝缘层也必然会变薄。结果，当绝缘层厚度低于一定值时，绝缘效果就会消失，导致器件失效。
为了解决这个问题，三星电子的研究团队采用了多层结构。通过垂直堆叠器件，他们将分隔上下器件的绝缘层厚度调整到垂直方向。由于消除了水平方向的面积限制，与传统方法相比，相同面积内可以放置两倍数量的器件。这有效地为实现双倍集成密度奠定了结构基础。
过去NAND闪存向V-NAND的过渡以及DRAM中HBM（高带宽存储器）的垂直堆叠技术的发展趋势，最终自然而然地延伸到了半导体领域最复杂的逻辑工艺环节。
三星电子此次创下的42nm制程纪录是全球最小的，显著超越了此前48nm的行业纪录。研究人员不仅缩小了尺寸，更展现了世界一流的技术实力，他们通过将纳米片通道（电流通道）堆叠成上下两层的三层结构，突破了现有的两级结构限制。
这项研究最大的技术挑战在于如何克服高纵横比（宽度与高度之比）。研究团队摒弃了传统的“U”形上下晶体管横向旁路连接方式，转而采用了“RBC（RX Bounded Contact）”通孔连接技术，该技术通过垂直钻孔直接连接上下晶体管。
他们利用三星积累的制造能力，克服了极其苛刻的蚀刻和沉积工艺——这些工艺要求完美填充深度超过传统工艺三倍的孔洞，且不能有任何缝隙。预计这项技术一旦进入量产阶段，将彻底改变人工智能（AI）和高性能计算（HPC）市场的格局。
通常，半导体工艺每发展一代，性能大约提升15%。而3D堆叠结构理论上可以实现100%的性能提升，并且能效也能翻倍，因为晶体管的数量瞬间翻了一番。
三星电子表示：“研发团队已经超越了制造晶体管这一基本元件的阶段，并已着手进行后续研究，以构建实际电路的‘房屋’。”该官员补充道：“我们目前正在通过测试电路等措施，验证电路的正常运行，从而为实际产品的商业化奠定技术基础。”
