上周，在 2026 年 IEEE/日本应用物理学会超大规模集成电路技术与电路研讨会上，全球领先的先进半导体技术研发创新中心 imec（比利时微电子研究中心），联合光刻设备商ASML、晶圆代工厂台积电（TSMC），发布一套全新、高可靠、可规模化量产的 300 毫米晶圆二维材料 N 型 / P 型场效应晶体管集成工艺路线。
团队首次成功制备接触多晶硅间距（CPP）低至 50 纳米的微缩型器件：N 型场效应管以二硫化钼（MoS₂）作沟道，P 型场效应管分别采用二硫化钨（WS₂）、二硒化钨（WSe₂）沟道，器件具备优异的电流 - 电压电学特性。该成果是二维材料晶体管从实验室走向量产产线的关键里程碑，可面向极致微缩逻辑电路、芯片后端制程与晶圆背面集成场景落地应用。
二维过渡金属硫族化合物（TMD，典型材料包含二硫化钼、二硫化钨、二硒化钨）有望延伸、拓展逻辑芯片微缩技术发展路线。若以这类原子级超薄薄膜替代硅作为导电沟道，可制备高性能微缩晶体管，适配极致小型化逻辑器件、芯片后端金属互连工艺与晶圆背面集成方案。即便栅极、沟道尺寸缩小至极致，该类材料仍能实现优异的沟道静电管控能力，同时维持合格载流子迁移率，因此具备巨大应用潜力。但长期以来，行业缺少一套适配工业量产标准的 300 毫米完整集成工艺：既要做出符合产业规格的 TMD 基 N/P 型晶体管，又要复刻实验室阶段验证的优异性能，这一短板制约了该技术的产业化落地。
如今，imec、ASML、台积电联合推出一套可规模化、兼容后端制程的 300 毫米 TMD 基互补场效应管集成方案，取得三大核心突破：1. 全球首次实现 50 纳米接触多晶硅间距（CPP）微缩型 N、P 型晶体管；2. 零栅压（Vg=0V）条件下，两类晶体管均实现极低关断漏电流（Ioff）；3. 二硒化钨沟道 P 型晶体管性能逼近实验室最优纪录器件。整套类 CMOS 集成方案可在同一片 300 毫米晶圆上同步制备 N、P 型晶体管，器件良率达 94%（最大导通电流 / 最小关断电流比值＞10⁵），充分验证工艺稳定可靠。该工艺流程同样适用于二硫化钼、二硫化钨、二硒化钨以外的其他二维沟道材料。
imec 计算与存储器件研发副总裁古里・桑卡尔・卡尔表示：“基于二维 TMD 材料的晶体管通常针对短沟道做性能优化，但为压低接触电阻，器件往往需要大面积接触区，进一步微缩遭遇瓶颈。本次我们首次实现 50 纳米 CPP 指标 —— 该参数由栅极长度与源漏接触长度共同决定，且全程未牺牲二维 N/P 晶体管的电学性能。我们与ASML深度协同优化的单重图形化极紫外（EUV）光刻技术，是实现该极小间距微缩工艺的核心关键。”
这批微缩晶体管电学特性表现优异，其中 P 型器件性能接近实验室最佳样品，攻克了长期困扰 TMD 晶体管研发的一大难题。电学测试结果同时显示：两类晶体管在栅压归零（Vg=0V）时均可完全关断。古里・桑卡尔・卡尔解释道：“这种理想开关特性，源于我们创新的‘反向型薄膜晶体管（TFT）’制备工艺流程。与传统二维材料晶体管不同，本次研发的 N、P 器件采用底部接触结构搭配栅极叠层沉积方案：先在晶圆上预制填充金属钨（W）的沟槽作为接触电极，再将 TMD 沟道薄膜转移至预制结构上方，以此实现该独特器件架构。”
台积电副总裁、首席技术官曹敏博士强调了本次研究的战略价值：“三方联合研发合作对突破半导体创新边界至关重要。项目核心目标是降低二维材料产业化风险、加速‘实验室到量产线’转化周期，确保这类颠覆性新型沟道材料技术能够快速、高效融入先进制造工艺，最终落地前沿芯片解决方案。”
ASML欧洲技术开发中心总监艾蒂安・德・波特补充：“二维 TMD 材料理论上可制备尺寸更小、性能更强的晶体管，但此前 300 毫米产线制备的二维沟道器件尺寸普遍偏大，且仅采用老旧光刻工艺完成图形化。依托极紫外光刻超高图形分辨率，我们本次成功制备沟道长度低至 28 纳米的 TMD 晶体管，其间距规格可匹配当前最先进芯片制程节点。”
50nm pitch 是针对 2D 材料晶体管的突破，而不是硅工艺的节点。 当前硅工艺（如 TSMC 的 2nm）已经量产，但 2D 材料（MoS₂、WS₂ 等）完全是不同的技术路线，用于应对硅在更极端缩放时的物理极限。
为什么 50nm pitch 很重要？
工艺节点名称 vs 实际尺寸：“2nm” 是营销/节点名称，不是晶体管实际物理尺寸。当前 2nm 工艺的接触多晶硅间距（CPP） 或栅极间距通常在40-50nm 左右（甚至更高），而非 2nm。真正的“2nm”级特征尺寸主要指沟道/栅极控制尺度，但整体晶体管 footprint 远大于此。
2D 材料的挑战： 2D 材料是原子级薄（单层 ~0.6-0.7nm），理论上能提供极佳的栅极控制和更低功耗，适合超越硅的 angstrom（埃级，<1nm）缩放。但之前实验室演示大多在小尺寸晶圆（非 300mm）、较大 pitch（不易工业化），且难以同时做出互补 nFET + pFET（CMOS 逻辑必需），良率低、接触电阻高、转移/集成困难。
这次突破的核心：
首次在 300mm 工业晶圆 上实现互补型（nFET 用 MoS₂，pFET 用 WS₂/WSe₂）2D 晶体管。
50nm CPP（世界首次同晶圆实现），沟道长度低至28nm（单次 EUV 曝光）。
良率 ~94%，on/off 比 >10⁵，性能接近实验室记录。 这证明 2D 材料可以走通可制造的集成路线（兼容现有 EUV、fab 流程），降低从 lab 到 fab 的风险，为后端集成、背面功率或超缩放逻辑铺路。
今日推荐：
