梦晨 发自 凹非寺
量子位 | 公众号 QbitAI
摩尔定律，有救了？
IBM推出全球首款0.7 纳米芯片制程节点，指甲盖大小的芯片上集成近1000亿个晶体管，密度达到2纳米芯片的两倍。
此前台积电最先进制程为2nm，已多年难以更进一步。
英伟达CEO黄仁勋曾多次宣称摩尔定律已死，现在终于有了转机。
0.7纳米，即7埃米，人类制造的晶体管首次突破1纳米门槛，逼近单个原子的尺度（0.1-0.5纳米）。
与2纳米制程相比，可以让性能提升50%，或能效提升70%，二选一。
纳米堆叠架构登场
实现这一突破的核心，是IBM的“纳米堆叠”（NanoStack）架构，业界首个基于纳米片的三维垂直堆叠晶体管设计。
要理解NanoStack，需要先回顾芯片架构这几年走过的路。
在7纳米和10纳米时代，主流方案是FinFET鳍式晶体管，栅极从三面包裹通道来控制电流。到了5纳米以下，FinFET的漏电问题日益严重，撑不住了。
IBM在2017年推出全环绕栅极（GAA）纳米片技术，栅极从四面完全包裹住水平堆叠的纳米片通道，静电控制能力大幅增强。这成了其2纳米芯片的技术基础，也被台积电、三星等主流厂商跟进采纳。
2021年底，IBM又与三星联合发布VTFET垂直传输场效应晶体管，把电流方向从水平改为垂直，仿真数据显示，相比同尺寸FinFET方案性能翻倍或能耗降低85%。
这次的NanoStack是上述路线的进一步延伸。
它的做法是：
取两片带有纳米片晶体管的晶圆，将其中一片倒扣在另一片上方，通过超薄介电键合粘合，形成垂直互联的三维结构。每一层可以使用不同的材料组合，n型和p型晶体管各自独立优化，互不干扰。
IBM已在实验室中完成了验证，CMOS集成、双通道工程能力展示、以及功能完备且开关性能符合预期的CMOS反相器，确认该技术可被实际制造并支持真实计算。
在VLSI 2026大会上，IBM进一步展示了NanoStack在SRAM上的表现：面积缩减40%。SRAM是片上缓存的核心组成部分，长期以来微缩难度极大，这一进展对AI芯片所需的高带宽数据通路尤为关键。
“没人想为电费买单”
IBM研究院负责芯片研发的副总裁Huiming Bu表示：每个人都要更高的性能，但没人想为电费买单。
这正是当前AI算力竞赛面临的现实，AI芯片的能耗已经从技术问题演变为基础设施问题，部分数据中心项目因无法获得足够的电力供应而出现建设延期。
0.7纳米技术提供的70%能效提升，直接对应了这一需求。
不过，IBM本身已不再制造和销售芯片。它在纽约州奥尔巴尼的研发中心开发制造工艺技术，再授权给芯片厂商使用。
过去的被授权方包括三星和日本新成立的半导体公司Rapidus。Huiming Bu拒绝透露0.7纳米技术的潜在客户。
竞争方案上，比利时研究机构Imec正在推进另一种三维架构方案，通过逐层堆叠构建晶体管结构，已吸引多家芯片制造商的关注。
对于量产，IBM给出的时间表是：NanoStack技术最早在未来5年内实现量产。
IBM的半导体路线图预测，借助NanoStack架构，芯片微缩至少还能延续十年。
参考链接：
[1]https://newsroom.ibm.com/2026-06-25-ibm-debuts-worlds-first-sub-1-nanometer-chip-technology
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